ADRV9042

発売前

DFEおよび400MHz iBW RFトランシーバを実装した8T8R SoC

データシート (Rev. C) 製品セレクション・テーブル
利用上の注意

本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.J）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
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製品情報

  • 高集積トランシーバ
  • 8トランスミッタ（Tx）、8レシーバ（Rx）、2オブザベーション・レシーバ（ORx）
  • LO調整範囲：600MHz～7125MHz
  • RF範囲：500MHz～7225MHz1
  • ゼロIFアーキテクチャがシステムのサイズ、重量、消費電力（SWaP）を低減
    • 初期キャリブレーションとランタイム・キャリブレーションによる高性能の維持
  • フラクショナルN方式のデュアルRFシンセサイザを内蔵
  • 最大6GHzの動作をサポートする2つの外部LO入力
  • すべての局部発振器（LO）およびベースバンド・クロック用のマルチチップ位相同期
  • シングルバンドおよびマルチバンド（N × 2T2R/4T4R）機能
  • 調整可能範囲内の4つの個別バンド・プロファイル（バンド・プロファイルにより帯域幅とチャンネルの総合サンプリング・レートを定義）
  • 最大400MHzのiBW/OBWをサポートするDPDを内蔵
  • DFEイネーブル時にRFフロントエンドで最大660MHzの瞬時帯域幅と400MHzの占有帯域幅をサポート
  • DFEディスエーブル時に最大400MHzの瞬時／占有帯域幅をサポート
  • JESD204BおよびJESD204Cデジタル・インターフェースをサポート
  • 熱および消費電力に関する課題を緩和
  • TDDモードでの消費電力は10.44W（100MHz iBW/OBWですべてのDFE機能をイネーブルした場合の例2）
  • 断続動作時125°C、連続動作時110°Cの最大ジャンクション温度（110°Cを超える温度で動作した場合の動作寿命への影響は、加速係数に基づき110°C未満での動作によりオフセットされます）
  • DFE（DPD、CDUC、CDDC、CFR）エンジンを内蔵しているので必要なFPGAリソースが減り、SERDESレーン・レートが半減して設計が簡素化
    • パワー・アンプ直線化用のDPDアダプテーション・エンジン
    • CDUC/CDDC—トランスミッタ／レシーバ・チャンネルあたり最大8個のコンポーネント・キャリア（CC）
    • 多段CFRエンジン
  • 低消費電力のモニタ・モードおよびスリープ・モード

ADRV9042はデジタル・フロントエンド（DFE）を内蔵した高集積のRFトランシーバで、計測機器、航空宇宙、防衛アプリケーションや、高機能通信システム向けに設計されています。このSoCは、8個のトランスミッタ、2個のオブザベーション・レシーバ、8個のレシーバ、集積化されたLOおよびクロック・シンセサイザ、デジタル信号処理機能を備えています。ADRV9042は、DFEをサポートした高性能かつ低消費電力の無線システムで、低周波数から動作する汎用アプリケーションに使用できるように設計されています。ADRV9042は600MHz～7125MHzの調整が可能で、すべてのUHF、産業科学医療用（ISM）周波数帯、WiFi 6Eを含むセルラ周波数帯カバーします。アナログ・デバイセズが提供するアップコンバータやダウンコンバータを外付けすれば、これらの周波数範囲を超える周波数もサポート可能です。

詳細についてはデータシートを参照してください。

アプリケーション

  • 戦術通信
  • フェーズド・アレイ・レーダー
  • 電子戦
  • 無線のテストと測定
  • 携帯型計測器
  • 時分割複信（TDD）
  • 周波数分割複信（FDD）
ADRV9042
DFEおよび400MHz iBW RFトランシーバを実装した8T8R SoC
ADRV9042 Functional Block Diagram ADRV9042 Pin Configuration ADRV9042 Chip Illustration
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サポート

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ドキュメント

データシート 1

ユーザ・ガイド 1

アプリケーション・ノート 7

技術記事 3

製品ハイライト 1

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ソフトウェア・リソース

APIデバイス・ドライバ 1

デバイスのアプリケーション・プログラミング・インターフェース（API）のC言語ドライバは、参照用コードとして提供されており、ユーザーが、高度な関数呼び出しを使用して製品を迅速に設定できるようにします。このライブラリは、アプリケーションとハードウェアの間で抽象化レイヤとして機能します。APIはC言語のC99で開発されており、プロセッサとオペレーティング・システムに依存しない統合を保証しています。プラットフォーム固有のコード・ベースをAPI HAL層に統合することで、このアプリケーション層のコードを組込みシステム／ベースバンド・プロセッサに移植することができます。このソフトウェア・パッケージをリクエストするには、MyAnalogアカウントでサイン・インした状態でソフトウェアのリクエスト・フォームにアクセスし、対象テクノロジーの項目で「Wireless Communications（ワイヤレス通信）」を選択し、「Processor/SOC (プロセッサ/SOC)」でADRV9040またはADRV9044を選択し、チェックボックスも選んでからフォームを送信してください。ソフトウェア・ダウンロードのためのリンク付きのメール通知が送信されます。

ハードウェア・エコシステム

製品モデル 製品ライフサイクル 詳細
RFスイッチ 1
ADRF5250
新規設計に推奨 0.1 GHz to 6 GHz Silicon SP5T Switch
アンプベースのフロント・エンド 2
ADRF5515A
新規設計に推奨 デュアル・チャンネル、3.3GHz～4.0GHz、20Wのレシーバー・フロント・エンド
ADRF5515
新規設計に推奨

デュアル・チャンネル、3.3GHz～4.0GHz、20Wレシーバー・フロント・エンド
クロックIC 2
AD9528
新規設計に推奨

クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応

※英文データシート（Rev.C）、和文データシート（Rev.0）に対する正誤表があります
AD9545
新規設計に推奨 IEEE1588 バージョン 2 および 1 pps シンクロナイザおよび適応型クロック変換器
スイッチング・レギュレータ ＆ コントローラ 5
ADP5056
新規設計に推奨 トリプル降圧レギュレータ内蔵の電源ソリューション
LT8627SP
新規設計に推奨 18V/16A超低ノイズリファレンス内蔵降圧Silent Switcher®（サイレント・スイッチャ）3
LT83205
新規設計に推奨 超低ノイズ・リファレンスを備えた18V、5A降圧Silent Switcher（サイレント・スイッチャ）3
MAX20840T
製造中 40A、2MHz、2.7V～16Vの統合型降圧スイッチング・レギュレータ（PMBus搭載）
LT8625SP/
LT8625SP-1
18V/8A、超低ノイズ・リファレンス付き降圧Silent Switcher®（サイレント・スイッチャ）3
ロー・ノイズ・アンプ（LNA）＆パワー・アンプ 2
ADL5545
新規設計に推奨 RF / IFゲイン・ブロック、30MHz～6GHz
ADL5611
新規設計に推奨 RF/IFゲイン・ブロック、30 MHz ～ 6 GHz
Modal heading
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ツールおよびシミュレーション

ADIsimRF

ADIsimRFは使いやすいRFシグナル・チェーン計算ツールです。最大50段までのシグナル・チェーンについて、カスケード・ゲイン、ノイズ、歪み、消費電力を計算し、プロット、エクスポートが可能です。ADIsimRFには、アナログ・デバイセズのRFおよびミックスド・シグナル部品のデバイス・モデルの広範なデータ・ベースも含まれています。

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SDR集積化トランシーバの設計リソース

このサイトには、SDR集積化トランシーバのデバイスに関連した文書のパッケージ（ユーザー・ガイド、IBISモデル、PCBファイルを含む）があります。

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評価用キット

eval board
schematic 1
schematic 2
schematic 3
ADS10-V1EBZ

ADS10-V1EBZ Evaluation Board

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機能と利点

Xilinx Virtex Ultrascale+ XCVU35P-3FSHV2892E FPGA.

  • One (1) FMC+ connector.
  • Twenty (24) 32.75Gbps transceivers supported by one (1) FMC+ connector.
  • On-board HBM DRAM in FPGA.
  • Simple USB 3.0 port interface.

製品詳細

When connected to a specified Analog Devices high speed converter evaluation board, the ADS10-V1EBZ works as a data capture/transmit board. Designed to support the highest speed JESD204B/C data converters, the FPGA on the ADS10-V1EBZ acts as the data receiver for high speed ADC's, and as the transmitter for high speed DAC's.

ADS10-V1EBZ
ADS10-V1EBZ Evaluation Board
ADS10-V1EBZ - Top View ADS10-V1EBZ - Bottom View ADS10-V1EBZ - Angle View

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