AD9986
新規設計に推奨4T2RダイレクトRFトランスミッタおよびオブザベーション・レシーバー
- 製品モデル
- 2
- 1Ku当たりの価格
- 最低価格:$1200.54
製品の詳細
- 柔軟性の高い再構成可能な無線共通プラットフォーム設計
- 最大1.2GHz/2.4GHzの送受信チャンネル帯域幅(4T2R)
- 最大7.5GHzのRFDAC/RFADC RF周波数範囲
- マルチチップ同期機能搭載のオンチップPLL
- 外部RFCLK入力オプション
- 汎用デジタル機能
- 設定可能なデジタル・アップ/ダウン・コンバージョン(DDCおよびDUC)
- 8つの微調整・複素DUCと4つの粗調整・複素DUC
- 8つの微調整・複素DDCと4つの粗調整・複素DDC、2つ独立
- DUC/DDCのそれぞれに48ビットNCOを内蔵
- レシーバーのイコライゼーション用にプログラマブルな192タップPFIRフィルタ
- GPIOを介して4つの異なるプロファイル設定をロード可能
- AGC対応レシーバー
- 高速AGC制御用の低遅延・高速検出
- 低速AGC制御用の信号監視
- 専用のAGC対応ピン
- DPD対応トランスミッタ
- 送信データ・パスごとにプログラマブルな遅延とゲイン
- DPDオブザベーション・パスのDDC遅延粗調整
- 設定可能なデジタル・アップ/ダウン・コンバージョン(DDCおよびDUC)
- 補助機能
- パワー・アンプ後段の保護回路
- 温度モニタリング・ユニット内蔵
- 様々なユーザ設定をサポートするプログラマブルなGPIOピン
- 分周比を選択可能なADCクロック・ドライバ
- TDD省電力オプションおよびADC共有
- SERDES JESD204B/JESD204Cインターフェース、16レーン、最大24.75Gbps
- 各DACとADCについて8レーンずつ
- JESD204B互換の最大15.5Gbpsレーン・レート
- JESD204C互換の最大24.75Gbpsレーン・レート
- 実数または複素数のデジタル・データ(8ビット、12ビット、16ビット、または24ビット)に対応
- 15mm × 15mm、0.8mmピッチ、324ボールBGA
AD9986は、16ビットで最大サンプル・レートが12GSPSのRF DACコアおよび12ビットでレートが6GSPSのRF ADCコアを内蔵した高集積デバイスです。AD9986は、4トランスミッタ、2レシーバー(4T2R)構成で4つのトランスミッタ・チャンネルと2つのレシーバー・チャンネルをサポートできます。AD9986は、デジタル・プリディストーション用に広帯域オブザベーション・レシーバー・パスを必要とする、アンテナが2本および4本のトランスミッタ・アプリケーションに適しています。シングル・チャンネル・モードでは、最大6GSPSの複合送受信データ・レートがサポートされています。送信および受信パスでサポートされている最大無線チャンネル帯域幅は、それぞれ1.2GHzおよび2.4GHzです(4T2R)。AD9986は、16レーンの24.75Gbps JESD204Cまたは15.5Gbps JESD204Bシリアル・データ・ポート、オンチップ・クロック逓倍器、マルチバンドのDC to RF無線アプリケーションを対象としたデジタル信号処理機能を特徴としています。
アプリケーション
- ワイヤレス通信インフラストラクチャ
- W-CDMA、LTE、LTE-A、Massive-MIMO
- マイクロ波のポイントtoポイント、Eバンド、および5Gミリ波
- 広帯域通信システム
- DOCSIS 3.1および4.0 CMTS
- 通信テストおよび計測システム
ドキュメント
データシート 2
ユーザ・ガイド 2
アプリケーション・ノート 1
技術記事 2
FPGA相互運用性レポート 5
サードパーティ・ソリューション 1
デバイス・ドライバ 1
製品選択ガイド 1
製品モデル | ピン/パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
---|---|---|---|
AD9986BBPZ-4D2AC | 324-Ball BGA_ED (15mm x 15mm x 1.58mm) | ||
AD9986BBPZRL-4D2AC | 324-Ball BGA_ED (15mm x 15mm x 1.58mm) |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
API Device Drivers 1
Device Application Programming Interface (API) C code drivers provided as reference code that allows the user to quickly configure the product using high-level function calls. The library acts as an abstraction layer between the application and the hardware. The API is developed in C99 to ensure agnostic processor and operating system integration. Customers can port this application layer code to their embedded systems by integrating their platform-specific code base to the API HAL layer.
To request this software package, go to the Software Request Form signed in with your MyAnalog account and under “Target Hardware” select “High Speed Data Converters” and choose the desired API product package. You will receive an email notification once the software is provided to you.
デバイス・ドライバ 2
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
ハードウェア・エコシステム
製品モデル | 製品ライフサイクル | 詳細 |
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µModule 降圧レギュレータ 1 | ||
LTM8053 | 新規設計に推奨 | 40V入力、3.5A降圧Silent Switcher μModuleレギュレータ |
VCO内蔵PLL 1 | ||
ADF4377 | 新規設計に推奨 | VCO内蔵マイクロ波広帯域シンセサイザ |
クロック生成デバイス 2 | ||
LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
クロック分配器 (クロック・ディストリビューション) 3 | ||
HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
デジタル制御VGA 2 | ||
ADL6316 | 新規設計に推奨 | RF DACおよびトランシーバーとの使用は500MHz~1000MHzの送信VGA |
ADL6317 | 新規設計に推奨 | RF DACおよびトランシーバーとの使用でVGAを送信 |
完全差動アンプ 2 | ||
ADL5569 | 新規設計に推奨 | 6.5 GHz、超高感度ダイナミック・レンジ、差動アンプ |
ADL5580 | 新規設計に推奨 | 10dBゲインの完全差動10GHz ADCドライバ |
正電圧のリニア電圧レギュレータ(LDO) 4 | ||
ADP1765 | 新規設計に推奨 | 5 A、低VIN、低ノイズの CMOS リニア電圧レギュレータ |
ADP7158 | 新規設計に推奨 | RF リニア電圧レギュレータ、2 A、固定出力、超低ノイズ、高 PSRR |
ADM7172 | 新規設計に推奨 | 6.5V、2A、超低ノイズ、高PSRR、高速過渡応答CMOS LDO |
ADM7150 | 新規設計に推奨 | リニア・レギュレータ(LDO)、800 m A、超低ノイズ/高PSRR |
超低ノイズ・レギュレータ 1 | ||
LTM8063 | 新規設計に推奨 | 40VIN、2A Silent Switcher®(サイレント・スイッチャ)µモジュール・レギュレータ |
複数出力降圧レギュレータ 3 | ||
LTM4633 | 新規設計に推奨 | トリプル10A降圧DC/DC μModuleレギュレータ |
LTM4644 | 新規設計に推奨 | 構成可能な4A出力アレイを備えたクワッドDC/DC μModuleレギュレータ |
LTM4616 | 新規設計に推奨 | デュアル8A/チャネル 低VIN、DC/DC μModuleレギュレータ |
ツールおよびシミュレーション
ADIsimPLL™
アナログ・デバイセズの新しい高性能PLL製品を迅速かつ確実に評価できるツールです。現在利用できるツールの中で、最も総合的なPLLシンセサイザーの設計/シミュレーション・ツールです。実施されるシミュレーションには、主要な非線形効果が含まれており、これはPLLの性能に大きく影響を及ぼします。ADIsimPLLによって、設計プロセスの繰り返し作業が1つ以上排除されるため、設計から製品の市場投入までの期間が大幅に短縮することができます。
ツールを開くMxFE JESD204 Mode Selector Tool
The JESD204B/C Mode Selector Tool is a simple command line-based Windows executable that can be used to narrow down the number of JESD204x modes to only include those modes that support the user’s specific application use case. The tool guides the user through a use case description flow chart and gives the user a small list of applicable transmit and/or receive modes to choose from. This tool is applicable to the AD9081, AD9082, AD9177, AD9207, AD9209, AD9986, and AD9988.
ツールを開くADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くDAC Companion Transport Layer RTL Code Generator
These command line executable tool generates a Verilog module which implements the JESD204 transmitter transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開く