製品概要

機能と利点

  • JEDEC JESD204B/JESD204C に対応
  • 低付加ジッタ: 2457.6 MHz で 15 fs rms 未満(12 kHz ~ 20 MHz)
  • 超低ノイズ・フロア: -155.2 dBc/Hz(983.04 MHz)
  • 最多 14 の LVDS、LVPECL、または CML タイプのデバイス・クロック(DCLK)
    • 3200 MHz の最大 CLKOUTx/CLKOUTx および SCLKOUTx/SCLKOUTx 周波数
    • JESD204B/JESD204C 準拠のシステム・リファレンス(SYSREF)パルス
    • 25 ps のアナログ遅延と 1/2 クロック入力サイクルのデジタル遅延を 14 のクロック出力チャンネルのそれぞれに個別に設定可能
  • 消費電力に対するノイズ・フロアを SPI で調整可能
  • SYSREF 有効割込みで JESD204B/JESD204C の同期を容易に実現
  • 複数の HMC7043 デバイスの確定的同期に対応
  • RFSYNC ピンまたは SPI 制御の SYNC によるトリガで JESD204B/JESD204C の出力を同期
  • GPIO アラーム/状態インジケータでシステムの動作状態を確認
  • 最大 6 GHz のクロック入力に対応
  • 優れた PSRR を実現する内蔵レギュレータ
  • 48 ピン、7 mm × 7 mm LFCSP パッケージ

製品概要

HMC7043 は、マルチキャリア GSM および LTE 基地局設計の要件を満たすように設計されており、広範なクロック管理と分配機能を提供し、ベースバンドと無線カードのクロック・ツリーの設計を簡素化します。

HMC7043 は 14 の設定可能な低ノイズ出力を備え、データ・コンバータ、局部発振器、送信/受信モジュール、フィールド・プログラマブル・ゲート・アレイ(FPGA)、デジタル・フロントエンド ASIC などの、ベース・トランシーバ・ステーション(BTS)システムの種々の構成要素に柔軟にインターフェースできます。HMC7043 は、JESD204B/JESD204C のインターフェース要件に準拠した最多 7 つの DCLK と SYSREF のクロック・ペアを生成することができます。

システム設計者は、DCLK と SYSREF のペアの数を減らして、残りの出力信号経路を個別の位相と周波数に設定することができます。DCLK と SYSREF の両方のクロック出力を、CML、LVDS、LVPECL、LVCMOS などの信号規格や様々なバイアス条件に対応するように設定できるため、様々なボードの挿入損失を調整することができます。

HMC7043 固有の機能の 1 つは、14 チャンネルそれぞれが柔軟な位相管理を個別に行うことです。14 チャンネル全てが、周波数と位相の両方を調整する機能を備えています。出力については、50 Ω または 100 Ω の内部および外部終端をオプションで設定することもできます。

HMC7043 デバイスは、複数の HMC7043 デバイスを確定的に同期させる(つまり、全てのクロック出力を同じエッジで開始させる)RF SYNC 機能を備えています。この動作は、ネストされた HMC7043 または SYSREF 制御ユニット/デバイダを確定的にリフェーズし、次いで、この新しい位相で出力デバイダを再起動することによって行われます。 

HMC7043 は、グラウンドに接続された露出パッドを備えた 48 ピン、7 mm × 7 mm LFCSP パッケージを採用しています。

アプリケーション

  • JESD204B/JESD204C 準拠のクロック生成
  • セルラのインフラストラクチャ(マルチキャリア GSM、LTE、W-CDMA)
  • データ・コンバータのクロック駆動
  • 位相アレイのリファレンス分配
  • マイクロ波ベースバンド・カード

製品ライフサイクル icon-recommended 新規設計にお薦めします

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評価キット (1)

ツール

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ディスカッション

HMC7043 Discussions

RE: HMC7044, HMC7043 vs LTC6952, LTC6953
15 週間前 Clock and Timing
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