HMC7044B
推荐用于新设计支持 JESD204B 和 JESD204C 的高性能、3.2 GHz、14 输出抖动衰减器
- 产品模型
- 2
概述
- 超低均方根抖动：2457.6 MHz 时典型值为 44 fs（12 kHz 至 20 MHz）
- 本底噪声：2457.6 MHz 时为 −156 dBc/Hz
- 低相位噪声：800 kHz、983.04 MHz 输出时为 −141.7 dBc/Hz
- 来自 PLL2 的最多 14 个 LVDS、LVPECL 或 CML 类型设备时钟 (DCLK)
- 最大 CLKOUTx 和 SCLKOUTx 频率高达 3200 MHz
- JESD204B 和 JESD204C 兼容系统参考 (SYSREF) 脉冲
- 窄带，双核心 VCO
- 25 ps 模拟和 ½ VCO 周期数字延迟，可在每个 14 个时钟输出通道上独立编程
- SPI 可编程相位噪声与功耗
- SYSREF 有效中断可简化 JESD204B 和 JESD204C 同步
- 最多 2 个缓冲压控晶体振荡器 (VCXO) 输出
- LVDS、LVPECL、CMOS 和 CML 模式下最多 4 个输入时钟
- 频率保持模式可维持输出频率
- 信号丢失 (LOS) 检测和无中断参考切换
- 4× GPIO 警报/状态指示器，用于确定系统的健康状况
- 外部 VCO 输入支持高达 6000 MHz
- 板载调节器可实现优秀的 PSRR
- 10 mm × 10 mm 68 引脚 LFCSP 封装
HMC7044B 是 HMC7044的修订版本，是一款高性能、双环路、整数 N 抖动衰减器，能够为具有并行或串行（JESD204B 和 JESD204C 类型）接口的高速数据转换器执行参考选择和超低相位噪声频率生成。在 HMC7044B 中，温度和电源电压等边缘情况下的输出相位对齐得到了改善。HMC7044B 具有两个整数模式 PLL 和重叠片上 VCO，它们可通过 SPI 选择，具有分别约 2.5 GHz 和 3 GHz 的宽调谐范围。该设备旨在满足 GSM 和 LTE 基站设计的要求，并提供广泛的时钟管理和分配功能，以简化基带和无线电卡时钟树设计。HMC7044B 提供 14 个低噪声和可配置输出，可灵活地与许多不同的组件（包括数据转换器、现场可编程门阵列 (FPGA) 和混频器本振 (LO)）连接。
HMC7044B 的 DCLK 和 SYSREF 时钟输出可配置为支持信号标准，例如 CML、LVDS、LVPECL 和 LVCMOS，以及不同的偏置设置，以抵消不同的电路板插入损耗。
应用
- JESD204B 和 JESD204C 时钟产生
- 蜂窝基础设施（多载波 GSM、LTE、W-CDMA）
- 数据转换器时钟同步
- 微波基带卡
- 相位阵列参考分布
参考资料
数据手册 1
用户手册 2
技术文章 2
视频 2
器件驱动器 1
产品选型指南 1
模拟对话 4
思想领导力 1
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| HMC7044BLP10BE | 68-Lead QFN (10mm x 10mm w/ EP) | ||
| HMC7044BLP10BETR | 68-Lead QFN (10mm x 10mm w/ EP) |
这是最新版本的数据手册
软件资源
Evaluation Software 0
找不到您所需的软件或驱动?
硬件生态系统
工具及仿真模型
IBIS 模型 1
ADIsimCLK
打开工具
最新评论
需要发起讨论吗？ 没有关于 HMC7044B的相关讨论？是否需要发起讨论？
在EngineerZone®上发起讨论