概览
优势和特点
- 超低rms抖动： 典型值：44 fs（12 kHz至20 MHz，2457.6 MHz）
- 噪底： −156 dBc/Hz (2457.6 MHz)
- 低相位噪声： −141.7 dBc/Hz（800 kHz时，983.04 MHz输出）
- PLL2最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK)
- CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx最高频率达3200 MHz
- JESD204B兼容系统参考(SYSREF)脉冲
- 25 ps模拟延迟和½ VCO周期数字延迟，14个时钟输出通道各自都能对延迟进行编程
- 相位噪声与功耗的关系可通过SPI编程
- SYSREF有效中断可简化JESD204B同步
- 窄带、双核VCO
- 最多2个缓冲压控振荡器(VCXO)输出
- LVDS、LVPECL、CMOS和CML模式下最多4个输入时钟
- 频率保持模式可保持输出频率
- 信号丢失(LOS)检测和无中断参考切换
- 4个GPIO报警/状态指示器，可确定系统健康程度
- 支持最高6000 MHz的外部VCO输入
- 片内稳压器提供出色的PSRR
- 68引脚、10 mm × 10 mm LFCSP封装
产品详情
HMC7044是一款高性能双环路整数N分频抖动衰减器，能够选择参考并生成超低相位噪声的频率，支持配有并行或串行（JESD204B型）接口的高速数据转换器。 HMC7044具有两个可通过SPI选择的整数模式PLL和交叠的片内VCO，调谐范围分别达2.5 GHz和3 GHz。 该器件旨在满足GSM和LTE基站设计的要求，并通过多种时钟管理和分配特性来简化基带和无线电卡时钟树的设计。 HMC7044提供14路低噪声且可配置的输出，可以灵活地与许多不同器件接口，包括数据转换器、现场可编程门阵列(FPGA)和混频器本振(LO)。
HMC7044的DCLK和SYSREF时钟输出可配置来支持CML、LVDS、LVPECL和LVCMOS等信号标准，不同的偏置设置则可抵消变化的板插入损耗。
应用- JESD204B时钟产生
- 蜂窝基础设施（多载波GSM、LTE、W-CDMA）
- 数据转换器时钟
- 微波基带卡
- 相控阵参考分配
产品生命周期
推荐新设计使用
本产品已上市。数据手册包含所有最终性能规格和工作条件。ADI公司推荐新设计使用这些产品。
评估套件 (3)
工具及仿真模型
IBIS模型
设计工具
ADIsimCLK是一款专门针对ADI公司的超低抖动时钟分配和时钟产生产品系列而开发的设计工具。无论是在无线基础设施、仪器仪表、网络、宽带、自动测试设备领域，还是在其它要求可预测时钟性能的应用，ADIsimCLK都能帮助您迅速开发、评估和优化设计。
参考资料
中文系统方案 (2)
产品选型手册 (1)
视频 (1)
用于频率生成和转换的高集成度SiGe解决方案
在线研讨会 (1)
设计资源
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PCN-PDN信息
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