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特性
- JESD204B Subclass 0或Subclass 1编码串行数字输出
- 信噪比(SNR)：70.6 dBFS（185 MHz AIN，250 MSPS）
- 无杂散动态范围(SFDR)：88 dBc（185 MHz AIN，250 MSPS）
- 总功耗：
711 mW (250 MSPS) - 1.8 V电源电压
- 1.8 V电源电压
- 1至8整数输入时钟分频器
- 采样速率最高达250 MSPS
- 中频采样频率最高达400 MHz
- 模数转换器(ADC)内置基准电压源
- 欲了解更多特性，请参考数据手册
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AD9250是一款双通道14位ADC，最高采样速率250 MSPS，旨在为低成本、小尺寸、宽带宽、多功能通信应用提供解决方案。
这款ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。ADC内核具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。JESD204B高速串行接口可降低电路板布线要求，并减少接收器件所需的引脚数量。
默认情况下，ADC输出数据直接路由至两个JESD204B串行输出通道，这些输出设置为CML电平。四种模式支持M = 1或2（单通道或双通道转换器）与L = 1或2（单通道或双通道）的任意组合。在双通道ADC模式下，数据可以通过两个通道以最高采样速率250 MSPS发送。但是，如果通过一个通道发送数据，则仅支持最高125 MSPS的采样速率。器件提供同步输入（SYNCINB±和SYSREF±）。
需要时，灵活的关断选项可以明显降低功耗。每个通道通过专用快速检测引脚支持可编程超量程电平检测。
设置与控制编程利用三线式SPI兼容型串行接口来完成。
AD9250采用48引脚LFCSP封装，额定温度范围为−40°C至+85°C工业温度范围。
产品特色
- 集成双通道、14位、170 MSPS/250 MSPS ADC。
- 可配置的JESD204B输出模块支持每通道最高5 Gbps的采样速率。
- 片内锁相环(PLL)允许用户提供单个ADC采样时钟，对应JESD204B数据速率时钟由PLL乘以该ADC采样时钟产生。
- 支持可选RF时钟输入以简化系统板设计。
- 取得专利的差分输入在最高至400 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
- 采用1.8 V单电源供电。
- 标准串行端口接口(SPI)支持各种产品特性和功能，例如：控制时钟DCS、省电模式、测试模式、基准电压模式、超量程快速检测以及串行输出配置等。
• 分集无线电系统
• 多模式数字接收机(3G)
TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE
• HFC数字反向路径接收器
• I/Q解调系统
• 智能天线系统
• 电子测试与测量设备
• 雷达接收机
• COMSEC无线电架构
• IED检测/干扰系统
• 通用软件无线电
• 宽带数据应用
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AD9250
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参考资料
器件驱动器 3
FPGA 互操作性报告 3
在线研讨会 1
非常见问题 1
模拟对话 1
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD9250BCPZ-170 |
48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
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| AD9250BCPZ-250 |
48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
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| AD9250BCPZRL7-170 |
48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
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| AD9250BCPZRL7-250 |
48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
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- AD9250BCPZ-170
- 引脚/封装图-中文版
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48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
- 文档
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- CAD 符号，脚注和 3D模型
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- AD9250BCPZ-250
- 引脚/封装图-中文版
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48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP)
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- AD9250BCPZRL7-170
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SamacSys
软件和型号相关生态系统
FPGA/HDL
器件驱动器
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| 部分模型 | 产品周期 | 描述 | ||
|---|---|---|---|---|
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单端转差分放大器3 |
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推荐新设计使用 |
超低噪声驱动器，适用于低压ADC |
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推荐新设计使用 |
超低失真电流反馈型ADC驱动器 |
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|
推荐新设计使用 |
超低失真差分ADC驱动器（双通道） |
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|
全差分放大器2 |
||||
|
推荐新设计使用 |
2.6GHz 超低失真RF/IF差分放大器 |
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|
推荐新设计使用 |
6 GHz超高动态范围差分放大器 |
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|
时钟产生器件9 |
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不推荐用于新设计 |
14路输出、低抖动时钟发生器 |
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推荐新设计使用 |
低抖动时钟发生器，提供14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出 |
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|
不推荐用于新设计 |
6路输出、双环路时钟发生器 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出 |
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|
推荐新设计使用 |
AD9525旨在满足长期演进(LTE)和多载波GSM基站设计的转换器时钟要求。 |
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|
推荐新设计使用 |
14路输出时钟发生器，集成2.0 GHz VCO |
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|
推荐新设计使用 |
14路输出时钟发生器，集成1.6 GHz VCO |
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|
时钟分配器件3 |
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推荐新设计使用 |
800 MHz时钟分配IC，分频器，延迟调整，三路输出 |
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推荐新设计使用 |
1.6 GHz时钟分配IC、分频器、延迟调整、3路输出 |
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|
推荐新设计使用 |
1.6 GHz时钟分配IC，分频器，延迟调整，两路输出 |
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|
数字控制VGA2 |
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|
过期 |
宽动态范围、高速、数字控制VGA |
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|
推荐新设计使用 |
超低失真IF双通道VGA |
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申请驱动/软件评估套件 3
HSC-ADC-EVALEZ
基于FPGA的数据采集套件
产品详情
HSC-ADC-EVALEZ兼容FMC的高速转换器评估平台使用基于FPGA的缓冲存储器板，采集来自ADI高速模数转换器(ADC)评估板的数字数据块。该板通过USB端口连接到PC，并与VisualAnalog®配合使用来快速评估高速ADC的性能。评估套件设置方便，并支持新兴串行接口标准，如JESD204B。所需的额外设备包括ADI高速ADC评估板、信号源和时钟源。一旦连接该套件并上电，PC便立即开始评估。
EVAL-AD9250
AD9250评估板
产品详情
AD9250-250EBZ用于评估双通道14位ADC AD9250。本参考设计提供在各种模式和配置下运行该器件所需的全部支持电路。它设计为可直接与HSC-ADC-EVALCZ的数据捕获卡进行接口，允许用户下载捕获的数据用于分析。Visual Analog软件包用来与器件的硬件部分实现接口，允许用户下载捕获的数据并通过用户友好型图形界面进行分析。同时，SPI控制器软件包也兼容硬件部分，允许用户使用AD9250的SPI可编程功能。
AD9250数据手册提供了更多有关器件配置和性能的信息，在使用这些工具时应加以参考。所有文档、Visual Analog软件以及SPI控制器均可在高速ADC评估板页面上找到。欲了解更多信息，或有任何疑问，请发送电子邮件至highspeedproductssupport@analog.com。
AD-FMCJESDADC1-EBZ
AD-FMCJESDADC1-EBZ 快速开发板
产品详情
AD-FMCJESDADC1-EBZ是一款易于使用、基于FMC的快速开发板，集成4个14位、250 MSPS、模数转换通道，以及一个JESD204B高速串行输出接口。 该评估板集成两个AD9250双通道ADC IC，具有板载时钟源和电源，便于无缝连接Xilinx ML605、KC705或VC707开发平台。
注释
AD-FMCJESDADC1-EBZ快速原型制作模块的主要功能是为FPGA开发平台生态系统中的JESD204B接口提供理解/认证/验证方面的便利性。 此模块设计为符合FMC物理规格的机械尺寸和安装孔位要求，因此对PCB布局布线作了权衡取舍，从而影响第一奈奎斯特区的宽带交流性能。 如果您的目标是评估 AD9250 性能，请参考性能优化评估板；相关信息可在本页面找到。
工具及仿真模型 7
Virtual Eval - BETA
MathWorks® 1
IBIS 模型 1
ADC Companion Transport Layer RTL Code Generator Tool
JESD204x Frame Mapping Table Generator
ADIsimRF
Visual Analog