AD9250
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AD9250

14位、170 MSPS/250 MSPS、JESD204B、双通道模数转换器

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特性
  • JESD204B Subclass 0或Subclass 1编码串行数字输出
  • 信噪比(SNR)：70.6 dBFS（185 MHz AIN，250 MSPS）
  • 无杂散动态范围(SFDR)：88 dBc（185 MHz AIN，250 MSPS）
  • 总功耗：
    711 mW (250 MSPS)
  • 1.8 V电源电压
  • 1.8 V电源电压
  • 1至8整数输入时钟分频器
  • 采样速率最高达250 MSPS
  • 中频采样频率最高达400 MHz
  • 模数转换器(ADC)内置基准电压源
  • 欲了解更多特性，请参考数据手册



更多细节
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AD9250是一款双通道14位ADC，最高采样速率250 MSPS，旨在为低成本、小尺寸、宽带宽、多功能通信应用提供解决方案。


这款ADC内核采用多级、差分流水线架构，并集成了输出纠错逻辑。ADC内核具有宽带宽输入，支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动，使转换器保持出色的性能。JESD204B高速串行接口可降低电路板布线要求，并减少接收器件所需的引脚数量。


默认情况下，ADC输出数据直接路由至两个JESD204B串行输出通道，这些输出设置为CML电平。四种模式支持M = 1或2（单通道或双通道转换器）与L = 1或2（单通道或双通道）的任意组合。在双通道ADC模式下，数据可以通过两个通道以最高采样速率250 MSPS发送。但是，如果通过一个通道发送数据，则仅支持最高125 MSPS的采样速率。器件提供同步输入（SYNCINB±和SYSREF±）。


需要时，灵活的关断选项可以明显降低功耗。每个通道通过专用快速检测引脚支持可编程超量程电平检测。


设置与控制编程利用三线式SPI兼容型串行接口来完成。


AD9250采用48引脚LFCSP封装，额定温度范围为−40°C至+85°C工业温度范围。


产品特色
  1. 集成双通道、14位、170 MSPS/250 MSPS ADC。
  2. 可配置的JESD204B输出模块支持每通道最高5 Gbps的采样速率。
  3. 片内锁相环(PLL)允许用户提供单个ADC采样时钟，对应JESD204B数据速率时钟由PLL乘以该ADC采样时钟产生。
  4. 支持可选RF时钟输入以简化系统板设计。
  5. 取得专利的差分输入在最高至400 MHz的输入频率下仍保持出色的信噪比(SNR)性能。
  6. 采用1.8 V单电源供电。
  7. 标准串行端口接口(SPI)支持各种产品特性和功能，例如：控制时钟DCS、省电模式、测试模式、基准电压模式、超量程快速检测以及串行输出配置等。
应用
• 分集无线电系统
• 多模式数字接收机(3G)
TD-SCDMA、WiMax、WCDMA、CDMA2000、GSM、EDGE、LTE
• HFC数字反向路径接收器
• I/Q解调系统
• 智能天线系统
• 电子测试与测量设备
• 雷达接收机
• COMSEC无线电架构
• IED检测/干扰系统
• 通用软件无线电
• 宽带数据应用

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奖项：AD9250荣获2012年电子设计奖！
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AD9250

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数据手册

1

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更新 10/05/2012
英文

AD9250: 14-Bit, 170 MSPS/250 MSPS, JESD204B, Dual Analog-to-Digital Converter Data Sheet (Rev.E)

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用户手册

1

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更新 10/11/2012
英文
Evaluating the AD9250/AD6673 Analog-to-Digital Converters redirect icon

评估设计文件

2

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URL

更新 10/20/2014
英文
High Speed ADC FMC Interposer Evaluation Board Layout Board (765 KB, zip) redirect icon

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更新 10/20/2014
英文
High Speed ADC FMC Interposer Evaluation Board Bill of Materials (18.4 KB, xls) redirect icon

信息

3

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更新 02/14/2015
英文
JESD204 Serial Interface redirect icon

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更新 02/14/2015
中文
JESD204串行接口 redirect icon

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更新 03/06/2015
日文
シリアル・インターフェース標準規格JESD204 redirect icon

技术文章

30

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更新 10/01/2019
英文
JESD204B Subclasses—Part 2: Subclass 1 vs. Subclass 2 System Considerations redirect icon

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更新 11/01/2015
英文
Powering GSPS or RF Sampling ADCs: Switcher vs. LDO redirect icon

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更新 11/01/2015
中文
为GSPS或RF采样ADC供电：开关与LDO redirect icon

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更新 10/01/2019
英文
JESD204B Subclasses—Part 1: An Introduction to JESD204B Subclasses and Deterministic Latency redirect icon

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更新 10/28/2019
中文
JESD204B子类(第一部分)：JESD204B子类简介与确定性延迟 redirect icon

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更新 10/01/2019
日文
JESD204B のサブクラス (パート1): JESD204B サブクラスとデターミニスティック・レーテンシーの紹介 redirect icon

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更新 08/01/2019
英文
Slay Your System Dragons with JESD204B redirect icon

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更新 08/01/2019
中文
消除影响JESD204B链路传输的因素 redirect icon

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更新 08/01/2019
日文
JESD204Bに関わるシステム上の疑問を解決 redirect icon

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更新 08/01/2019
英文
JESD204B vs. Serial LVDS Interface Considerations for Wideband Data Converter Applications redirect icon

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更新 08/01/2019
中文
宽带数据转换器应用的JESD204B与串行LVDS接口考量 redirect icon

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更新 08/01/2019
日文
JESD204BとシリアルLVDS：広帯域データ・コンバータ・アプリケーション用インターフェースに関する検討 redirect icon

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更新 08/01/2019
英文
Synchronizing Multiple ADCs Using JESD204B redirect icon

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更新 08/01/2019
中文
使用JESD204B同步多个ADC redirect icon

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更新 08/01/2019
日文
JESD204Bを使用して複数のADCを同期 redirect icon

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更新 08/01/2019
英文
High Speed Converter Survival Guide: Digital Data Outputs redirect icon

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更新 08/01/2019
中文
高速转换器应用指南：数字数据输出 redirect icon

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更新 08/01/2019
日文
高速コンバータを使いこなすためのサバイバル・ガイド【デジタル出力編】 redirect icon

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更新 10/01/2019
英文
The ABCs of Interleaved ADCs redirect icon

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更新 10/01/2019
中文
交织采样ADC基础的基本原理 redirect icon

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更新 10/01/2019
日文
インターリーブADCの基本 redirect icon

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更新 10/01/2019
英文
New, Faster JESD204B Standard for High Speed Data Converters Comes with Verification Challenges redirect icon

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更新 10/01/2019
中文
高速数据转换器的最新高速JESD204B标准带来了验证挑战 redirect icon

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更新 10/01/2019
日文
高速データ・コンバータ向けの新規格「JESD204B」に付随する検証上の課題 redirect icon

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更新 09/01/2019
英文
Three Key Physical Layer (PHY) Performance Metrics for a JESD204B Transmitter redirect icon

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更新 09/01/2019
中文
JESD204B发射器的三个关键物理层(PHY)性能指标 redirect icon

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更新 09/01/2019
日文
JESD204Bトランスミッタに関する3つの重要な物理層（PHY）性能指標 redirect icon

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更新 09/01/2019
英文
Grasp the Critical Issues for a Functioning JESD204B Interface redirect icon

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更新 09/01/2019
中文
抓住JESD204B接口功能的关键问题 redirect icon

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更新 09/01/2019
日文
JESD204Bインターフェースを機能させる際の重要な問題を理解する redirect icon

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产品技术资料帮助

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ADI公司所提供的资料均视为准确、可靠。但本公司不为用户在应用过程中侵犯任何专利权或第三方权利承担任何责任。技术指标的修改不再另行通知。本公司既没有含蓄的允许，也不允许借用ADI公司的专利或专利权的名义。本文出现的商标和注册商标所有权分别属于相应的公司。

参考资料

技术文档 16
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数据手册 1

AD9250: 14-Bit, 170 MSPS/250 MSPS, JESD204B, Dual Analog-to-Digital Converter Data Sheet (Rev.E)

用户手册 1

Evaluating the AD9250/AD6673 Analog-to-Digital Converters

技术文章 11

为GSPS或RF采样ADC供电：开关与LDO
JESD204B子类(第一部分)：JESD204B子类简介与确定性延迟
消除影响JESD204B链路传输的因素
宽带数据转换器应用的JESD204B与串行LVDS接口考量
使用JESD204B同步多个ADC
高速转换器应用指南：数字数据输出
交织采样ADC基础的基本原理
高速数据转换器的最新高速JESD204B标准带来了验证挑战
JESD204B发射器的三个关键物理层(PHY)性能指标
抓住JESD204B接口功能的关键问题
JESD204B Subclasses—Part 2: Subclass 1 vs. Subclass 2 System Considerations

评估设计文件 2

High Speed ADC FMC Interposer Evaluation Board Layout Board (765 KB, zip)
High Speed ADC FMC Interposer Evaluation Board Bill of Materials (18.4 KB, xls)

信息 1

JESD204串行接口

器件驱动器 3

ADI AD-FMCJESDADC1-EBZ Boards & Xilinx Reference Design
AD9250 GitHub no-OS Driver Source Code
AD9467 GitHub Linux Driver Source Code

FPGA 互操作性报告 3

JESD204B Interoperative Report (AD9250 Xilinx Kintex7)
Altera AN-753 (AD9250 Arria5)
Validating ADI Converters Inter-operability with Xilinx FPGA and JESD204B/C IP

模拟对话 1

为GSPS 或RF 采样ADC 供电：开关与LDO

非常见问题 1

说变就变！让您的ADC通道数翻倍

ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。

产品型号 引脚/封装图-中文版 文档 CAD 符号，脚注和 3D模型
AD9250BCPZ-170 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) external-link
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AD9250BCPZ-250 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) external-link
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AD9250BCPZRL7-170 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) external-link
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AD9250BCPZRL7-250 48-Lead LFCSP (7mm x 7mm x 0.75mm w/ EP) external-link
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软件和型号相关生态系统

部分模型 产品周期 描述

单端转差分放大器3
ADA4930-2
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超低噪声驱动器，适用于低压ADC

ADA4927-2
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超低失真电流反馈型ADC驱动器

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超低失真差分ADC驱动器（双通道）

全差分放大器2
ADL5562
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推荐新设计使用

2.6GHz 超低失真RF/IF差分放大器

ADL5565
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6 GHz超高动态范围差分放大器

时钟产生器件9
AD9510
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推荐新设计使用

1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出

AD9511
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推荐新设计使用

1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出

AD9512
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推荐新设计使用

1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出

AD9525
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推荐新设计使用

AD9525旨在满足长期演进(LTE)和多载波GSM基站设计的转换器时钟要求。

AD9516-3
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推荐新设计使用

14路输出时钟发生器，集成2.0 GHz VCO

AD9516-4
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推荐新设计使用

14路输出时钟发生器，集成1.6 GHz VCO

AD9523
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不推荐用于新设计

14路输出、低抖动时钟发生器

AD9523-1
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推荐新设计使用

低抖动时钟发生器，提供14路LVPECL/LVDS/HSTL输出或29路LVCMOS输出

AD9524
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不推荐用于新设计

6路输出、双环路时钟发生器

时钟分配器件3
AD9513
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推荐新设计使用

800 MHz时钟分配IC，分频器，延迟调整，三路输出

AD9514
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推荐新设计使用

1.6 GHz时钟分配IC、分频器、延迟调整、3路输出

AD9515
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推荐新设计使用

1.6 GHz时钟分配IC，分频器，延迟调整，两路输出

数字控制VGA2
ADL5202
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过期

宽动态范围、高速、数字控制VGA

AD8376
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推荐新设计使用

超低失真IF双通道VGA

 
JESD204x Frame Mapping Table Generator
Info:False

The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.

  • file-icon HTML JESD204x Frame Mapping Table Generator external icon
    •  
    JESD204接口框架
    Info:False

    Integrated JESD204 software framework for rapid system-level development and optimization

  • file-icon HTML JESD204接口框架 external icon

    • 找不到您所需的软件或驱动?

    申请驱动/软件

    评估套件 3

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    EVAL-AD9250

    AD9250评估板

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    AD9250评估板

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    EVAL-AD9250
    AD9250评估板

    特性和优点

    • AD9250的全功能评估板
    • 用于设置和控制的SPI接口
    • 外部时钟选项
    • 巴伦/变压器或放大器输入驱动选项
    • LDO调节器或开关电源选项
    • VisualAnalog®和SPI控制器软件接口
    立即购买 更多内容

    产品详情

    AD9250-250EBZ用于评估双通道14位ADC AD9250。本参考设计提供在各种模式和配置下运行该器件所需的全部支持电路。它设计为可直接与HSC-ADC-EVALCZ的数据捕获卡进行接口，允许用户下载捕获的数据用于分析。Visual Analog软件包用来与器件的硬件部分实现接口，允许用户下载捕获的数据并通过用户友好型图形界面进行分析。同时，SPI控制器软件包也兼容硬件部分，允许用户使用AD9250的SPI可编程功能。

    AD9250数据手册提供了更多有关器件配置和性能的信息，在使用这些工具时应加以参考。所有文档、Visual Analog软件以及SPI控制器均可在高速ADC评估板页面上找到。欲了解更多信息，或有任何疑问，请发送电子邮件至highspeedproductssupport@analog.com。

    资料

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    Evaluating the AD9250/AD6673 Analog-to-Digital Converters reference design link

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    AD-FMCJESDADC1-EBZ

    AD-FMCJESDADC1-EBZ 快速开发板

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    AD-FMCJESDADC1-EBZ

    AD-FMCJESDADC1-EBZ 快速开发板

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    AD-FMCJESDADC1-EBZ
    AD-FMCJESDADC1-EBZ 快速开发板
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    产品详情

    AD-FMCJESDADC1-EBZ是一款易于使用、基于FMC的快速开发板，集成4个14位、250 MSPS、模数转换通道，以及一个JESD204B高速串行输出接口。 该评估板集成两个AD9250双通道ADC IC，具有板载时钟源和电源，便于无缝连接Xilinx ML605、KC705或VC707开发平台。


    注释

    AD-FMCJESDADC1-EBZ快速原型制作模块的主要功能是为FPGA开发平台生态系统中的JESD204B接口提供理解/认证/验证方面的便利性。 此模块设计为符合FMC物理规格的机械尺寸和安装孔位要求，因此对PCB布局布线作了权衡取舍，从而影响第一奈奎斯特区的宽带交流性能。 如果您的目标是评估 AD9250 性能，请参考性能优化评估板；相关信息可在本页面找到。


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    HSC-ADC-EVALEZ

    基于FPGA的数据采集套件

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    HSC-ADC-EVALEZ

    基于FPGA的数据采集套件

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    HSC-ADC-EVALEZ
    基于FPGA的数据采集套件

    特性和优点

    • 256kB FIFO深度
    • 通过单个FMC-HPC接口连接器支持多个ADC通道
    • 针对多达八(8)个6.5Gbps通道提供JESD-204B支持
    • 644 MSPS SDR和1.2 GSPS DDR并行输入
    • 与VisualAnalog®软件配合使用
    • 基于Virtex-6 FPGA
    • 简单USB端口接口(2.0)
    立即购买 更多内容

    产品详情

    HSC-ADC-EVALEZ兼容FMC的高速转换器评估平台使用基于FPGA的缓冲存储器板，采集来自ADI高速模数转换器(ADC)评估板的数字数据块。该板通过USB端口连接到PC，并与VisualAnalog®配合使用来快速评估高速ADC的性能。评估套件设置方便，并支持新兴串行接口标准，如JESD204B。所需的额外设备包括ADI高速ADC评估板、信号源和时钟源。一旦连接该套件并上电，PC便立即开始评估。

    评估套件3

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    EVAL-AD9250

    AD9250评估板
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    AD-FMCJESDADC1-EBZ

    AD-FMCJESDADC1-EBZ 快速开发板
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    HSC-ADC-EVALEZ

    基于FPGA的数据采集套件

    工具及仿真模型 6

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    评估套件
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