製品概要
機能と利点
- JESD204Bサブクラス0またはサブクラス1コードのシリアル・デジタル出力
- 信号対ノイズ比（SNR）：70.6dBFS＠AIN＝185MHzと250MSPS
- スプリアス･フリー･ダイナミックレンジ（SFDR）：88dBc＠AIN＝185MHzと250MSPS
- 総合消費電力：250MSPSで434mW
- 動作電源電圧：1.8V
- インテジャ1～8入力クロック分周
- サンプル・レート：最大250MSPS
- 最大400MHzまでのIFサンプリング周波数
- A/Dコンバータ（ADC）と電圧リファレンス内蔵
- 柔軟なアナログ入力範囲：
1.4V p-p～2.0V p-p
（公称1.75V p-p） - ADCクロックのデューティ・サイクル・スタビライザ（DCS）を内蔵
- シリアル・ポート制御
- 省電力のパワーダウン・モード
製品概要
AD9683は、14ビットのADCで、最大250MSPSのサンプリング速度を持っています。AD9683は、低価格、小型、広帯域幅、および多機能性を必要とする通信アプリケーションをサポートするようにデザインされています。
このADCコアはマルチ・ステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。ADCコアは、ユーザー選択可能な多様な入力範囲をサポートする広帯域幅入力を特長としています。リファレンス電圧を内蔵しているためデザインが容易です。ADCクロックのデューティ・サイクルの変動を補償するために、デューティ・サイクル・スタビライザ（DCS）を備えてあるので、コンバータの優れた性能を維持することができます。JESD204Bの高速シリアル・インターフェースは、ボード上の必要経路を削減し、通常受信用デバイスに必要とされているよりも少ないピン数を実現します。
ADCの出力データは、JESD204Bシリアル出力レーンへ直接出力することができます。これらの出力はCML電圧レベルとなっています。データは、5Gbpsのレーン・レート内に結果として250MSPSの最大サンプリング・レートで、レーンを通して送られることができます。同期入力（SYNCINB±とSYSREF±）が提供されています。
柔軟なパワーダウン・オプションは、必要に応じて大幅な省電力を可能にします。プログラマブルのオーバ・レンジ・レベル検出機能が、専用のファスト検出ピンを介してサポートされています。
セットアップと制御のためのプログラミングは、3線のSPI互換シリアル・インターフェースを用いて行われます。
AD9683は、32ピンLFCSPパッケージを採用し、－40℃～＋85℃の工業用温度範囲にわたって仕様規定されています。
製品のハイライト
- 14ビット、170MSPS/250MSPSのADCを内蔵
- 構成可能なJESD204B出力ブロックは、最大5Gbpsのレーン・レートをサポート
- 内蔵PLLは、単一のADCサンプリング・クロックでの使用を可能とし、PLLはシングルのADCのサンプリング・クロックをJESD204Bのデータ・レート・クロックに対応するまでの逓倍を行います。
- システムの幅広い設計を簡素化するためのオプショナルRFクロック入力をサポート
- 独自の差動入力により、最大400MHzまでの入力周波数で優れたSNR性能を維持
- 1.8V単電源電圧で動作
- 標準シリアル・ポート・インターフェース（SPI）は、製品の数々の機能、クロック・デューティ・サイクル・スタビライザ（DCS）の制御、パワーダウン、テスト・モード、電圧リファレンス・モード、範囲内のファスト・ディテクションおよびシリアル出力構成などをサポート
アプリケーション
- 通信関連
- ダイバーシティ無線システム
- マルチモード・デジタル・レシーバ（3G）：
TD-SCDMA、WiMAX、WCDMA、CDMA2000、GSM、EDGE、LTE - DOCSIS 3.0 CMTSアップストリーム・レシーバ・パス
- HFCデジタル・リバース・パス・レシーバ
- スマート・アンテナ・システム
- テスト装置および計測装置
- レーダー受信装置
- COMSEC無線アーキテクチャ
- IEDディテクション／ジャミング・システム
- 汎用ソフトウェア無線
- ブロードバンド・データ・アプリケーション
- 超音波装置
製品ライフサイクル
新規設計にお薦めします
発売済みの製品です。データシートには、最終的な仕様と動作条件がすべて記載されています。新規の設計には、これらの製品の使用を推奨します。
評価キット (2)
参考資料
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AN-905: VisualAnalog™コンバータ評価用ツールVer 1.0ユーザ・マニュアル8/18/2020
-
AN-282: サンプル・データ・システムの基本2/14/2015
-
AN-1142: 高速 ADC 用プリント基板のレイアウト・テクニック (Rev. 0)2/2/2012
-
AN-878: 高速ADC SPIコントロール・ソフトウェア (Rev. A)11/13/2007
-
AN-737: ADIsimADCによるADCモデリングの方法 (Rev. B)11/9/2007
-
AN-807: Multicarrier WCDMA Feasibility (Rev. 0)11/9/2007
-
AN-827: 共振方式によるアンプとスイッチド・キャパシタADCのインターフェース (Rev. 0)11/9/2007
-
AN-877: SPIを使った高速ADCへのインターフェース (Rev. A)11/9/2007
-
AN-935: ADCトランス結合フロントエンドの設計 (Rev. 0)10/8/2007
-
AN-835: 高速A/Dコンバータ（ADC）のテストと評価について (Rev. 0)12/11/2006
-
AN-851: A WiMax Double Downconversion IF Sampling Receiver Design (Rev. 0)7/26/2006
-
AN-742: スイッチド・キャパシタADCの周波数領域応答 (Rev. B)12/14/2004
-
AN-345: 低周波回路と高周波回路のグラウンド設計12/6/2004
-
AN-501: アパーチャ不確定性とADCシステム性能 (Rev. A)11/29/2004
-
AN-741: 位相ノイズの知られざる特性 (Rev. 0)11/29/2004
-
Evaluating the AD9683/AD6677 Analog-to-Digital Converters6/21/2013WIKI
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MT-075: 高速 ADC 向け差動ドライバの基礎と応用2/3/2009
-
シリアル・インターフェース標準規格JESD2043/5/2015
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高速 ADC の電源回路設計で考慮すべきこと2/1/2012
-
MS-2124: Understanding AC Behaviors of High Speed ADCs2/1/2011
ソフトウェア & システム
評価ソフトウェア
JESD204 Interface Framework
Integrated JESD204 software framework for rapid system-level development and optimization
ツールおよびシミュレーション
MathWorks®
設計ツール
ADC Companion Transport Layer RTL Code Generator Tool (Rev. 1.0)
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
Visual Analog
VisualAnalog™は、高速ADCの選択や評価を行う設計者向けに、強力なシミュレーション／データ解析ツール・セットとユーザ・フレンドリなグラフィカル・インターフェースを組み合わせたソフトウェア・パッケージです。
ADIsimRF
アナログ・デバイセズのADIsimRF設計ツールは、カスケード・ゲインやノイズ指数、IP3、P1dB、総合消費電力などRFシグナル・チェーン内の最も重要なパラメータの計算を行います。
おすすめ製品
AD9683 コンパニオン製品
推奨 Driver Amplifiers
- For a fully differential input and output DVGA in digital communications systems: ADL5201, AD8375.
- For differential RF/IF: ADL5562.
- For DC-coupled inputs: ADA4927-1, ADA4938-1.
推奨 Clock Drivers
設計リソース
アナログ・デバイセズでは、最高レベルの品質と信頼性を備えた製品を提供することに最大の力を常に注いでいます。これを実現するため、製品およびプロセスの設計のあらゆる観点で品質と信頼性のチェックを行っています。そして、それは、製造工程においても同様です。アナログ・デバイセズは常に、出荷製品の「ゼロ・ディフェクト」を目指しています。詳細についてはアナログ・デバイセズの品質および信頼性プログラム/認定証をご覧ください。
| 製品番号 | 材料宣誓書（MD） | 信頼性データ | ピン/パッケージ図 | CADシンボル、フットプリント & 3Dモデル |
|---|---|---|---|---|
| AD9683BCPZ-170 | 材料宣誓書（MD） | 信頼性データ | 32-Lead LFCSP (5mm x 5mm x 0.75mm w/ EP) | |
| AD9683BCPZ-250 | 材料宣誓書（MD） | 信頼性データ | 32-Lead LFCSP (5mm x 5mm x 0.75mm w/ EP) | |
| AD9683BCPZRL7-170 | 材料宣誓書（MD） | 信頼性データ | 32-Lead LFCSP (5mm x 5mm x 0.75mm w/ EP) | |
| AD9683BCPZRL7-250 | 材料宣誓書（MD） | 信頼性データ | 32-Lead LFCSP (5mm x 5mm x 0.75mm w/ EP) | |
| ウェハ・ファブリケーション・データ |
サポート ＆ ディスカッション
AD9683 Discussions
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