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AD6641: 250 MHz Bandwidth DPD Observation Receiver Data Sheet (Rev. A)4/19/2011PDF1 M
製品概要
機能と利点
- SNR = 65.8 dBFS＠fIN < 250 MHz＠500 MSPS
- ENOB=10.5ビット＠fIN <250 MHz＠500 MSPS（−1.0 dBFS）
- SFDR = 80 dBc＠fIN < 250 MHz＠500 MSPS（−1.0 dBFS）
- 優れた直線性性能：
DNL誤差：±0.5 LSB（typ）
INL誤差：±0.6 LSB（typ） - 16k×12のFIFOを内蔵
- FIFOのリードバック・オプション：
12ビットCMOS＠62.5 MHz、
6ビットDDR・LVDSインターフェース、
SPORT＠62.5 MHz、
SPI＠25 MHz - 高速同期機能
- 1 GHzのフル・パワー・アナログ帯域幅
- 入力バッファを内蔵
- リファレンス内蔵、外部デカプリング不要
製品概要
AD6641は250 MHzの帯域幅を備えたデジタル・プレディストーション・オブザベーション・レシーバで、12ビット／500 MSPSのADC、16k×12のFIFOおよびマルチ・モードのバックエンドを集積しており、ユーザーは、内蔵されたFIFOメモリに保管された後に、シリアル・ポート（SPORT）、SPIインターフェースまたは12ビットのパラレルCMOSあるいは6ビットのDDR・LVDSポートを介して、データを取り出すことが出来ます。この製品は、並外れたダイナミック性能と低消費電力に関して最適化されているため、より広い帯域を必要とするようなデジタル・プリディストーション・オブザベーション経路などの通信アプリケーションでの使用に適しています。サンプル／ホールドアンプや電圧リファレンスなどの必要なすべての機能をチップ上に内蔵して、完全な信号変換ソリューションを提供します。
オンチップのFIFOは、ADCを介して、小さな瞬時のスナップショットを捉えることができ、より低速でリード・バックすることができます。このことは、任意の時間に、より遅いサンプル・レートで捕らえたデータを伝送することができるため、信号処理での制約を軽減します。FIFOは、いくつかのユーザー・プログラマブル・モードで、動作させることができます。シングル・キャプチャ・モードでは、SPIポートを介してまたは外部FILL±ピンを使って、信号が送られた時にADCデータが捕捉されます。連続キャプチャ・モードでは、データはFIFO内に常時ロードされてFILL±ピンはこの動作を中止するために使われます。
アプリケーション
- 無線および有線のブロードバンド通信
- 通信用テスト装置
- パワー・アンプの線形化
製品ライフサイクル
新規設計にお薦めします
発売済みの製品です。データシートには、最終的な仕様と動作条件がすべて記載されています。新規の設計には、これらの製品の使用を推奨します。
評価キット (2)
参考資料
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AN-905: VisualAnalog™コンバータ評価用ツールVer 1.0ユーザ・マニュアル8/18/2020
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AN-1142: 高速 ADC 用プリント基板のレイアウト・テクニック (Rev. 0)2/2/2012PDF392 kB
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AN-756: サンプル化システムに及ぼすクロック位相ノイズとジッタの影響 (Rev. 0)4/18/2008PDF359 kB
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AN-878: 高速ADC SPIコントロール・ソフトウェア (Rev. A)11/13/2007PDF738 kB
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AN-807: Multicarrier WCDMA Feasibility (Rev. 0)11/9/2007PDF969 kB
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AN-808: Multicarrier CDMA2000 Feasibility (Rev. 0)11/9/2007PDF1535 kB
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AN-827: 共振方式によるアンプとスイッチド・キャパシタADCのインターフェース (Rev. 0)11/9/2007PDF351 kB
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AN-877: SPIを使った高速ADCへのインターフェース (Rev. A)11/9/2007PDF731 kB
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AN-935: ADCトランス結合フロントエンドの設計 (Rev. 0)10/8/2007PDF674 kB
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AN-835: 高速A/Dコンバータ（ADC）のテストと評価について (Rev. 0)12/11/2006PDF1039 kB
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AN-586: 高速A/DコンバータのためのLVDSデータ出力 (Rev. 0)9/22/2006PDF207 kB
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AN-742: スイッチド・キャパシタADCの周波数領域応答 (Rev. B)12/14/2004PDF744 kB
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UG-292: Evaluating the AD6641 DPD Observation Receiver7/21/2011PDF1635 kB
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FAQ7/26/2017
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高速 ADC の電源回路設計で考慮すべきこと2/1/2012
ツールおよびシミュレーション
設計ツール
Visual Analog
VisualAnalog™は、高速ADCの選択や評価を行う設計者向けに、強力なシミュレーション／データ解析ツール・セットとユーザ・フレンドリなグラフィカル・インターフェースを組み合わせたソフトウェア・パッケージです。
おすすめ製品
AD6641 コンパニオン製品
推奨 Clock Drivers
- For low jitter performance: AD9510, AD9511, AD9512, AD9513, AD9514, AD9515.
- For low jitter performance along with on chip PLL and VCO: AD9523, AD9524.
推奨 Driver Amplifiers
- For differential RF/IF: ADL5562.
- For DC-coupled inputs: ADA4927-2, ADA4938-2.
- For a fully differential input and output DVGA in digital communications systems: ADL5202, AD8376.
設計リソース
アナログ・デバイセズでは、最高レベルの品質と信頼性を備えた製品を提供することに最大の力を常に注いでいます。これを実現するため、製品およびプロセスの設計のあらゆる観点で品質と信頼性のチェックを行っています。そして、それは、製造工程においても同様です。アナログ・デバイセズは常に、出荷製品の「ゼロ・ディフェクト」を目指しています。詳細についてはアナログ・デバイセズの品質および信頼性プログラム/認定証をご覧ください。
| 製品番号 | 材料宣誓書（MD） | 信頼性データ | ピン/パッケージ図 | CADシンボル、フットプリント & 3Dモデル |
|---|---|---|---|---|
| AD6641BCPZ-500 | 材料宣誓書（MD） | 信頼性データ | 56 ld LFCSP (8x8mm) | |
| AD6641BCPZRL7-500 | 材料宣誓書（MD） | 信頼性データ | 56 ld LFCSP (8x8mm) | |
| ウェハ・ファブリケーション・データ |
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価格は1個当たりの米ドルで、米国内における販売価格（FOB）で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。