製品概要
機能と利点
- 低位相ノイズの位相ロック・ループ（PLL）コア
- リファレンス入力周波数：最大250MHz
- プログラマブル・デュアル・モジュール・プリスケーラ
- プログラマブル・チャージ・ポンプ電流（CP）
- 別々のCP電源（VCP）のチューニング・レンジを拡張可能
- 2つの1.6GHz、差動クロック入力
- 5つのプログラマブル分周器、1～32のすべての整数に対応
- 出力／出力の遅延粗調整による位相選択
- 3つの独立した1.2GHz LVPECL出力：
- 出力増加ジッタ：225fs rms
- 2つの独立した800MHz/250MHz LVDS/CMOS出力：
- 出力増加ジッタ：275fs rms
- 1つの出力は5ビットの遅延ワードで微調整可能
- シリアル・コントロール・ポート
- 小型48ピンLFCSPパッケージ
製品概要
AD9511は内蔵PLLコアを用いて、複数個のクロック分配機能を提供します。この製品は、データ・コンバータの性能を最大限に引き出すために、低ジッタと低位相ノイズに重点を置いて設計されています。位相ノイズ条件やジッタ条件の厳しい他のアプリケーションもこのデバイスの利点を活用できます。
PLLのブロックは、プログラマブル・リファレンス・デバイダR、低ノイズ位相周波数検出器PFD、高精度チャージ・ポンプCPとプログラマブル・フィードバック・デバイダNで構成されています。外付けのVCXOまたはVCOをCLK2とCLK2Bピンに接続することによって、PLL出力周波数は最大1.6GHzまで入力リファレンスREFINに同期させることができます。
5つの独立したクロック出力が備わっています。3つの出力はLVPECL（1.2GHz）で、他の2つはLVDS（800MHz）レベルまたはCMOS（250MHz）レベルを選択できます。
1つのクロック出力の別のクロック出力を基準とした位相は、粗タイミング調整として機能する分周期位相選択機能により、変動する可能性があります。LVDS/CMOS出力の1つは、遅延のフルスケール範囲が最大10nsのプログラマブル遅延エレメントを備えています。この微調整遅延ブロックは5ビットの分解能で、各フルスケール設定に対し32通りの遅延が可能です。
AD9511は、コンバータの最高性能がサブピコ秒のジッタのエンコード信号で実現される、データ・コンバータ・クロッキング・アプリケーションに最適です。
AD9511は48ピンLFCSPパッケージで提供され、3.3V単電源で動作可能です。外部VCOを用いる場合、電圧範囲の拡大が必要となりますが、チャージ・ポンプ電源（VCP）を5.5Vに接続することでこれに対処できます。温度範囲は−40℃～+85℃です。
アプリケーション
製品ライフサイクル
新規設計にお薦めします
発売済みの製品です。データシートには、最終的な仕様と動作条件がすべて記載されています。新規の設計には、これらの製品の使用を推奨します。
評価キット (1)
参考資料
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AN-769: Generating Multiple Clock Outputs from the AD9540 (Rev. 0)2/14/2015PDF0
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AN-823: Direct Digital Synthesizers in Clocking Applications Time (Rev. 0)2/14/2015PDF115 kB
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AN-939: 高い周波数のRF出力信号が得られるAD9912のスーパーナイキスト動作 (Rev. 0)11/16/2010PDF351 kB
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AN-0974: Multicarrier TD-SCMA Feasibility3/2/2010PDF634 kB
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AN-756: サンプル化システムに及ぼすクロック位相ノイズとジッタの影響 (Rev. 0)4/18/2008PDF359 kB
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AN-927: スプリアスとDDS / DACやその他の発生源（スイッチング電源など）との関係の判定 (Rev. 0)7/12/2007PDF327 kB
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AN-837: DAC再生フィルタ性能とDDS採用時のクロック・ジッタ性能の関係 (Rev. 0)12/28/2006PDF528 kB
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AN-873: ADF4xxx PLLシンセサイザ・ファミリーでのロック検出 (Rev. 0)12/6/2006PDF349 kB
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AN-501: アパーチャ不確定性とADCシステム性能 (Rev. A)11/29/2004PDF212 kB
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AN-741: 位相ノイズの知られざる特性 (Rev. 0)11/29/2004PDF1076 kB
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AD9511/AD9512 Schematic (Rev. B)6/28/2007PDF327 K
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WCJ-006 FPGA時代の高速データ・コンバータの クロッキング2/3/2014
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RF/マイクロ波/ミリ波IC セレクション・ガイド11/2/2022PDF7 M
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ADISIMCLK™ リファレンス・デザイン・ファイル2/12/2015
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Low-power direct digital synthesizer cores enable high level of integration2/20/2008
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A/Dコンバータのクロックの最適化 試験工学的な観点2/1/2008 アナログ・ダイアログ
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Improved DDS Devices Enable Advanced Comm Systems9/1/2006
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ADI Buys Korean Mobile TV Chip Maker6/7/2006
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Design A Clock-Distribution Strategy With Confidence4/27/2006
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Understand the Effects of Clock Jitter and Phase Noise on Sampled Systems12/7/2004
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Speedy A/Ds Demand Stable Clocks3/22/2004
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125MSPS/14ビットのデュアルA/Dコンバータ「AD9645」を発表9/20/2019
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クワッド（4チャンネル）16ビット125MSPS A/Dコンバータ「AD9653」を発表9/20/2019
ツールおよびシミュレーション
設計ツール
ADIsimCLK 設計・評価 ソフトウェア
ADIsimCLKはアナログ・デバイセズの超低ジッタのクロック分配器とクロック生成用製品向けに開発された設計ツールです。ADIsimCLKを使用すれば、ワイヤレス・インフラストラクチャ、計測器、ネットワーキング、ブロードバンド、ATE（自動試験装置）あるいはクロック性能が予測可能であることが求められるあらゆる分野のアプリケーションで、設計を迅速に開発、評価、最適化できます。
設計リソース
アナログ・デバイセズでは、最高レベルの品質と信頼性を備えた製品を提供することに最大の力を常に注いでいます。これを実現するため、製品およびプロセスの設計のあらゆる観点で品質と信頼性のチェックを行っています。そして、それは、製造工程においても同様です。アナログ・デバイセズは常に、出荷製品の「ゼロ・ディフェクト」を目指しています。詳細についてはアナログ・デバイセズの品質および信頼性プログラム/認定証をご覧ください。
| 製品番号 | 材料宣誓書（MD） | 信頼性データ | ピン/パッケージ図 | CADシンボル、フットプリント & 3Dモデル |
|---|---|---|---|---|
| AD9511BCPZ | 材料宣誓書（MD） | 信頼性データ | 48-Lead LFCSP (7mm x 7mm x 0.85mm w/ EP) | |
| AD9511BCPZ-REEL7 | 材料宣誓書（MD） | 信頼性データ | 48-Lead LFCSP (7mm x 7mm x 0.85mm w/ EP) | |
| ウェハ・ファブリケーション・データ |
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