AD6641

推荐用于新设计

250 MHz带宽DPD观测接收机

产品模型: 2

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概述

信噪比(SNR)：65.8 dBFS（f_IN最高为250MHz，500 MSPS）
有效位数(ENOB)：10.5位（f_IN最高为250 MHz，500 MSPS，−1.0 dBFS）
无杂散动态范围(SFDR)：80 dBc（f_IN最高为250 MHz，500 MSPS，−1.0 dBFS）
出色的线性度
- DNL = ±0.5 LSB（典型值）；INL = ±0.6 LSB（典型值）
集成16k × 12 FIFO
FIFO回读选项
- 12位并行CMOS（62.5 MHz）
- 6位DDR LVDS接口
- SPORT (62.5 MHz)
- SPI (25 MHz)

高速同步功能
1 GHz全功率模拟带宽
集成输入缓冲器
片内基准电压源，无需外部去耦
低功耗
- 695 mW (500 MSPS)
- 可编程输入电压范围
- 1.18 V至1.6 V，标称值1.5 V
采用1.9 V模拟和数字电源供电
1.9 V或3.3 V SPI和SPORT工作模式
时钟占空比稳定器
带可编程时钟和数据对准功能的集成数据时钟输出

AD6641是一款250 MHz带宽数字预失真(DPD)观测接收机，集成一个12位500 MSPS ADC、一个16k × 12 FIFO和一个多模式后端，用户可通过串行端口(SPORT)、SPI接口、12位并行CMOS端口或6位DDR LVDS端口检索存储在集成FIFO存储器中的数据。它具有出色的动态性能和低功耗特性，适合电信应用，如要求更宽带宽的数字预失真观测路径等。芯片上集成了全部必需功能，包括采样保持器与基准电压源，可提供完整的信号转换解决方案。

片内FIFO允许通过ADC捕捉较短的时间快照，以及以较低速率进行回读。这样，捕捉的数据可以随时以低得多的采样速率进行传输，信号处理限制得以降低。FIFO可以在多种用户可编程模式下工作。在单次捕捉模式下，当捕捉到ADC数据时，可以通过SPI端口或者使用外部FILL±引脚来指示。在连续捕捉模式下，数据持续加载到FIFO中，并使用FILL±引脚停止该操作。

FIFO中存储的数据可以在多种用户可选的输出模式下回读。可以置位DUMP引脚以输出FIFO数据。FIFO中存储的数据可以通过SPORT、SPI、12位并行CMOS端口或6位DDR LVDS接口访问。AD6641在12位CMOS或6位DDR LVDS模式下支持最大输出吞吐速率，器件内部将其限制为最大输入采样速率的1/8。也就是说，当输入时钟速率为500 MSPS时，最大输出数据速率为62.5 MHz。

该ADC要求采用1.9 V模拟电源供电及差分时钟信号，以便充分发挥其工作性能。输出格式选项包括二进制补码、偏移二进制和格雷码。该ADC还提供数据时钟输出，用于正确进行输出数据定时。该器件采用先进的SiGe BiCMOS工艺制造，提供56引脚LFCSP封装，额定温度范围为-40°C至+85°C工业温度范围。该产品受美国专利保护。

应用

无线和有线宽带通信
通信测试设备
功率放大器线性化

产品特色

高性能ADC内核。
500 MSPS、250 MHz输入时信噪比维持在65.8 dBFS。
低功耗。500 MSPS时功耗仅695 mW。
易于使用。
片内16k FIFO允许用户让高性能ADC在目标时间执行处理，并在任意时间以较低的采样速率传输数据，从而减少数据处理的限制。片内基准电压源和采样保持功能使系统设计更灵活。采用1.9 V单电源则简化了系统电源设计。
串行端口控制。
标准串行端口接口支持对器件进行配置以及根据用户的需求进行定制。
1.9 V或3.3 V SPI和串行数据端口工作模式。

产品模型: 2

参考资料

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产品型号	引脚/封装图-中文版	文档	CAD 符号，脚注和 3D模型
AD6641BCPZ-500	56 ld LFCSP (8x8mm)	Material Declaration Reliablity Data 资料包	Ultra Librarian SamacSys
AD6641BCPZRL7-500	56 ld LFCSP (8x8mm)	Material Declaration Reliablity Data 资料包	Ultra Librarian SamacSys

产品型号	产品生命周期	PCN

6月 9, 2021 - 20_0126 Conversion of Select Sizes LFCSP Products from Punched to Sawn and Transfer of Assembly Site to ASE Korea
		PCN20_0126_Form Qualification Results Summary Material_Report Detailed Change Description Package Outline Drawing Package Outline Drawing Qualification Results Summary Qualification Results Summary Qualification Results Summary Qualification Results Summary
AD6641BCPZ-500	量产
AD6641BCPZRL7-500	量产

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硬件生态系统

部分模型	产品周期	描述
差分放大器 3
ADA4927-2	推荐用于新设计	超低失真电流反馈型ADC驱动器
ADA4938-2	推荐用于新设计	超低失真差分ADC驱动器（双通道）
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可变增益放大器(VGA) 2
ADL5202	过期	宽动态范围、高速、数字控制VGA

AD8376	推荐用于新设计	超低失真IF双通道VGA
时钟IC 8
AD9510	推荐用于新设计	1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出
AD9511	推荐用于新设计	1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出
AD9512	推荐用于新设计	1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出
AD9513	推荐用于新设计	800 MHz时钟分配IC，分频器，延迟调整，三路输出
AD9514	推荐用于新设计	1.6 GHz时钟分配IC、分频器、延迟调整、3路输出
AD9515	推荐用于新设计	1.6 GHz时钟分配IC，分频器，延迟调整，两路输出
AD9523	不推荐用于新设计	14路输出、低抖动时钟发生器
AD9524	不推荐用于新设计	6路输出、双环路时钟发生器

工具及仿真模型

Visual Analog

对于正在选择或评估高速ADC的设计工程师，VisualAnalog™是一个将一组功能强大的仿真和数据分析工具与一个用户友好的图形界面集成在一起的软件包。

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AD6641 IBIS Model 1

AD6641BCPZ (Valid for all Speeds)

评估套件

基于FPGA的数据采集套件

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特性和优点

64kB FIFO深度
适用于单通道和多通道ADC
与VisualAnalog^®软件配合使用
基于Virtex-4 FPGA
可能需要适配器，才能与某些ADC评估板接口
允许对SPI控制进行编程每个通道的DDR编码速率高达644 MSPS SDR / 800MSPS
每个通道的DDR编码速率

产品详情

HSC-ADC-EVALCZ高速转换器评估平台使用基于FPGA的缓冲存储器板，采集来自ADI高速模数转换器(ADC)评估板的数字数据块。该板通过USB端口连接到PC，并与VisualAnalog^®软件配合使用来快速评估高速ADC的性能。该评估套件设置简单。所需的额外设备包括ADI高速ADC评估板、信号源和时钟源。一旦连接该套件并上电，PC便立即开始评估。