AD9279

新規設計に推奨

CW-I/Q復調器、オクタルLNA/VGA/AAF/ADC内蔵

データシート (Rev. 0) 製品セレクション・テーブル
製品モデル
1
1Ku当たりの価格
最低価格：$74.47
利用上の注意

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なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.G）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
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製品の詳細

8チャンネルのLNA、VGA、AAF、ADCとI/Q変調器
  • 低消費電力：チャンネルあたり141mW（40MSPS（TGCモード）、
    CWモードではチャンネルあたり60mW
  • 10mm×10mm、144ボールCSP-BGAを採用
  • TGCチャンネル入力換算ノイズ：0.8 nV/√Hz＠最大ゲイン時
  • 柔軟なパワーダウン・モード
  • 低消費スタンバイ・モードからの高速回復時間：2µs以下
  • 過負荷回復時間：10 ns以下
ローノイズ・プリアンプ（LNA）
  • 入力換算ノイズ：ゲイン21.3 dBで0.75 nV/√Hz
  • プログラマブルなゲイン設定：15.6dB、17.9dB、21.3dB
  • 0.1 dB出力コンプレッション：1,000 mV p-p/750 mV p-p/450mVp-p
  • デュアル･モードでの入力インピーダンスのアクティブ・マッチング
  • 帯域幅（BW）：>100MHz
可変ゲイン・アンプ（VGA）
  • 減衰器範囲：-45dB～0dB
  • ポスト･アンプのゲイン（PGA）：21dB、24dB、27dB、30dB
  • デシベル・リニアなゲイン制御
アンチエリアッシング･フィルタ（AAF）
  • 8MHz～18MHzのプログラマブルなセカンド･オーダLPF
  • プログラマブルなHPF
A/Dコンバータ（ADC）
  • SNR：70dB＠12ビット、＜80MSPS
  • シリアルLVDS（ANSI-644、低パワー／減衰信号）
CW-モード、I/Q復調器
  • 独立したプログラマブル位相ローテーション
  • チャンネルあたりの出力ダイナミックレンジ：160dBc/√Hz以上
  • 出力換算信号対ノイズ比（SNR）：155dBc/√Hz、1kHzオフセット、-3dBFS
AD9279
CW-I/Q復調器、オクタルLNA/VGA/AAF/ADC内蔵
AD9279 Functional Block Diagram
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ソフトウェア・リソース

FPGA/HDL 1

ハードウェア・エコシステム

製品モデル 製品ライフサイクル 詳細
クロック生成デバイス 3
AD9510
新規設計に推奨 クロック分配器、1.2 GHz、PLL内蔵、分周器内蔵、遅延調整、8出力
AD9511
新規設計に推奨 クロック分配器、800MHz、PLL内蔵、分周器内蔵、遅延調整、5出力
AD9512
新規設計に推奨 クロック分配IC、1.2GHz、2つの1.6GHz入力、分周器／遅延調整内蔵、5出力
クロック分配器 （クロック・ディストリビューション） 5
ADCLK846
新規設計に推奨 クロック・ファンアウト・バッファ、1.8V、低消費、6LVDS/12CMOS出力
ADCLK946
新規設計に推奨 クロック・ファンアウト・バッファ、6出力、LVPECL、SiGe
AD9513
新規設計に推奨 クロック分配IC、800 MHz、分周機能、遅延調整機能、3出力
AD9514
新規設計に推奨 クロック分配IC、1.6GHz、分周器、遅延調整、3出力
AD9515
新規設計に推奨 1.6 GHZクロック分配IC、ドライバ、遅延調整、2出力
シングル・チャンネルA/Dコンバータ 1
AD7982
製造中 18ビットA/Dコンバータ、1MSPS、PulSAR®、7.0mW、MSOP/LFCSPパッケージ
シングルエンド入力差動出力アンプ 2
AD8138
製造中 差動A/Dコンバータ・ドライバ、低歪み
ADA4932-1
新規設計に推奨 差動A/Dコンバータ・ドライバ、低消費電力
低ノイズ・オペアンプ（10nV/√Hz以下） 2
ADA4896-2
新規設計に推奨 オペアンプ、ローノイズ（1nV/√Hz）、低消費電力、レールtoレール出力
ADA4897-2
新規設計に推奨 オペアンプ、1nV/√Hz、低消費電力
Modal heading
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ツールおよびシミュレーション

Visual Analog

VisualAnalog™は、高速ADCの選択や評価を行う設計者向けに、強力なシミュレーション／データ解析ツール・セットとユーザ・フレンドリなグラフィカル・インターフェースを組み合わせたソフトウェア・パッケージです。

ツールを開く

評価用キット

eval board
schematic 1
HSC-ADC-EVALCZ

FPGAベースのデータ・キャプチャ・キット

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機能と利点

  • FIFO深さ：64kB
  • シングル/マルチ・チャンネルADCで動作
  • VisualAnalog® ソフトウェアで使用
  • Virtex-4 FPGAベースのキット
  • ADCの評価ボードによってはインターフェース用のアダプタが必要になる場合があります。
  • 各チャンネルによりSPI制御 最大644 MSPS SDR / 800MSPS DDRのエンコード・レートでのプログラムが可能
  • 各チャンネルはDDRのエンコード・レート

製品詳細

HSC-ADC-EVALCZ 高速コンバータ評価用プラットフォームは、アナログ・デバイセズの高速 A/D コンバータ（ADC）評価用ボードからのデジタル・データのブロックをキャプチャする FPGA ベースのバッファ・メモリ・ボードを使用しています。このボードは、USB ポートを介して PC に接続し、VisualAnalog® とともに使用して、高速 ADC の性能を短時間で評価します。この評価用キットはセットアップが容易です。その他の必要な装置には、アナログ・デバイセズの高速 ADC 評価用ボード、信号源、クロック源などがあります。キットを接続して電源を投入すると、PC で即座に評価することができます。

HSC-ADC-EVALCZ
FPGAベースのデータ・キャプチャ・キット
High_Speed_ADC_evalboard_05
EVAL-AD9279
AD9279 Evaluation Board

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