概览

优势和特点

  • 11位、250MSPS输出数据速率
  • NSR禁用时的性能
    SNR:66.4 dBFS(最高185 MHz、250 MSPS)
    SFDR:87 dBc(最高185 MHz、250 MSPS)
  • 禁用NSR时的性能
    SNR:66.4 dBFS(最高185 MHz,250 MSPS)

    SFDR:87 dBc(最高185 MHz,250 MSPS)
  • 总功耗:358 mW(250 MSPS)
  • 1.8 V电源电压
  • LVDS(ANSI-644电平)输出
  • 1至8整数输入时钟分频器(最大输入频率625MHz)
  • ADC内部基准电压源
  • 灵活的模拟输入范围:1.4 V p-p至2.0 V p-p(标称值1.75 V p-p)
  • 差分模拟输入、350 MHz带宽
  • 串行端口控制
  • 节能的关断模式
  • 用户可配置的内置自测(BIST)功能


产品详情

AD6672是一款11位中频接收机,采样速率最高可达250 MSPS,旨在为低成本、小尺寸、宽带宽、多功能通信应用提供解决方案。  


这款ADC内核采用多级、差分流水线架构,并集成了输出纠错逻辑。ADC具有宽带宽输入,支持用户可选的各种输入范围。集成基准电压源可简化设计。占空比稳定器可用来补偿ADC时钟占空比的波动,使转换器保持出色的性能。


该ADC的内核输出内部连接到噪声整形再量化器(NSR)模块。该器件支持两种输出模式,可通过串行端口接口(SPI)选择。如果使能NSR特性,则在处理ADC的输出时,AD6672可以在有限的奈奎斯特带宽区域内实现更高的SNR性能,同时保持11位输出分辨率。可对NSR模块进行编程,以提供最高33%的采样时钟带宽。例如,若采样时钟速率为250 MSPS,则AD6672在82 MHz带宽、185 MHz fIN时实现最高73.6 dBFS的SNR。


如果禁用NSR模块,则ADC数据直接以11位的输出分辨率提供给输出端。这种工作模式下,AD6672能够在整个奈奎斯特带宽内实现最高66.6 dBFS的SNR。


应用

  • 通信
  • 分集无线电和智能天线(MIMO)系统
  • 多模式数字接收机(3G)WCDMA、LTE、CDMA2000 WiMAX、TD-SCDMA
  • I/Q解调系统
  • 通用软件无线电


产品生命周期 icon-recommended 推荐新设计使用

本产品已上市。数据手册包含所有最终性能规格和工作条件。ADI公司推荐新设计使用这些产品。

评估套件 (2)

文档

应用笔记 (22)

工具及仿真模型

Virtual Eval - BETA

Virtual Eval是一款网络应用程序,可帮助设计人员评估ADC和DAC产品。 利用ADI公司服务器上的详细模型,Virtual Eval在几秒内可仿真关键部件的性能特征。 对工作条件(如输入音和外部抖动)以及器件特性(如增益或数字下变频)进行配置。 性能特征包括噪声、失真和分辨率、FFT、时序图、频率响应图等。

VirtualEval

IBIS模型

AD6672 IBIS Model

设计工具

JESD204x Frame Mapping Table Generator

The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.

Companion Transport Layer RTL Code Generator Tool (Rev. 1.0)

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

Visual Analog

对于正在选择或评估高速ADC的设计工程师,VisualAnalog™是一个将一组功能强大的仿真和数据分析工具与一个用户友好的图形界面集成在一起的软件包。

配套产品推荐

AD6672 配套产品

推荐 Clock Drivers

推荐 使用的驱动放大器

设计资源

ADI始终把满足您最高可靠性水平的产品放在首要位置。我们通过在所有产品、工艺设计和制造过程中引入高质量和可靠性检查实践这一承诺。发运的产品实现“零缺陷”始终是我们的目标。

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