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AD9540:  クロック・ジェネレータ、655MHz、低ジッタ

製品詳細

製品状況:新規設計にお薦めします。

AD9540は、アナログ・デバイセズの初めての専用クロッキング製品で、最高性能のデータ・コンバータが求めるきわめて厳しいクロッキング条件に対応できるよう特に設計されています。このデバイスには、柔軟な200MHzの位相周波数検出器やチャージ・ポンプ電流のデジタル制御を備えた高性能のPLL回路があります。さらに、プログラマブルなスルーレートを備えた、低ジッタで655MHz CMLモードのPECL準拠出力ドライバも搭載しています。最大2.7GHzの外付けVCOレートに対応しています。非常に精細なチューニング分解能(2.33マイクロヘルツ未満の刻み)も、このデバイスの大きな特長です。情報は、25メガビット/秒のデバイスへの書込み速度を持つシリアルI/OポートからAD9540にロードされます。AD9540の周波数分周器ブロックをプログラムして、スペクトル拡散モード動作に対応することもできます。

AD9540は、-40~+85℃の自動車用拡張温度範囲で動作が仕様規定されています。

アプリケーション

  • 高性能データ・コンバータのクロッキング
  • 基地局のクロッキング・アプリケーション
  • ネットワーク(SONET/SDH)のクロッキング
  • ギガビットEthernet(GbE)のクロッキング
  • 計測器のクロッキング回路
  • 特長と利点

    • 本来のジッタ性能(<500fs)
    • 25メガビット/秒の書込み速度によるシリアルI/O制御
    • 200MHzの位相周波数検出器の入力
    • 655MHzのプログラマブル入力の分周器(位相用)
      周波数検出器(÷M、N){M、N=1..16}(バイパス可能)
    • プログラマブルRF分周器(÷R){R=1、2、4、8}(バイパス可能)
    • 8つのプログラマブル内部クロック・レート
    • 分解能が93fsのプログラマブル・エッジ遅延
    • デバイス動作用の1.8V電源
    • I/O、CMLドライバ、チャージ・ポンプ出力用の3.3V電源
    • ソフトウェアでパワーダウンを制御
    • 48ピンLFCSPパッケージ
    • プログラマブル・チャージ・ポンプ電流(最大4mA)

    AD9540 機能ブロック図

    Of Note ...

    Two evaluation boards are available for the AD9540:
    AD9540-VCO/PCB: Evaluation board with 1.6 GHz VCO and correlating loop filter
    AD9540/PCB: Evaluation Board with no VCO and unpopulated loop filter

    An Overview of the Clock Distribution/Generation Family is available.

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    資料

    タイトル コンテンツの種類 ファイル形式
    AD9540:  655 MHz Low Jitter Clock Generator Data Sheet (Rev A, 02/2006) (pdf, 839 kB)  データシート PDF
    AN-953: プログラマブルなモジュラスを採用したダイレクト・デジタル・シンセシス(DDS) (Rev. 0, 01/2008)  (pdf, 261 kB) アプリケーション・ノート PDF
    AN-953: Direct Digital Synthesis (DDS) with a Programmable Modulus  (pdf, 112 kB) アプリケーション・ノート PDF
    AN-939: 高い周波数のRF出力信号が得られるAD9912のスーパーナイキスト動作 (Rev. 0, 10/2007)  (pdf, 351 kB) アプリケーション・ノート PDF
    AN-939: Super-Nyquist Operation of the AD9912 Yields a High RF Output Signal  (pdf, 221 kB) アプリケーション・ノート PDF
    AN-927: スプリアスとDDS / DACやその他の発生源(スイッチング電源など)との関係の判定  (pdf, 327 kB) アプリケーション・ノート PDF
    AN-927: Determining if a Spur is Related to the DDS/DAC or to Some Other Source (For Example, Switching Supplies)  (pdf, 170 kB) アプリケーション・ノート PDF
    AN-851: A WiMax Double Downconversion IF Sampling Receiver Design  (pdf, 262 kB) アプリケーション・ノート PDF
    AN-837: DAC再生フィルタ性能とDDS採用時のクロック・ジッタ性能の関係  (pdf, 528 kB) アプリケーション・ノート PDF
    AN-837: DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance  (pdf, 313 kB) アプリケーション・ノート PDF
    AN-823: Direct Digital Synthesizers in Clocking Applications Time  (pdf, 115 kB)
    Jitter in Direct Digital Synthesizer-Based Clocking Systems
    アプリケーション・ノート PDF
    AN-772: リード・フレーム・チップ・スケール・パッケージ(LFCSP)の設計および製造ガイド  (pdf, 806 kB) アプリケーション・ノート PDF
    AN-772: A Design and Manufacturing Guide for the Lead Frame Chip Scale Package (LFCSP)  (pdf, 439 kB) アプリケーション・ノート PDF
    AN-769: Generating Multiple Clock Outputs from the AD9540  (pdf, 0) アプリケーション・ノート PDF
    AN-756: サンプル化システムに及ぼすクロック位相ノイズとジッタの影響  (pdf, 359 kB) アプリケーション・ノート PDF
    AN-756: Sampled Systems and the Effects of Clock Phase Noise and Jitter  (pdf, 291 kB) アプリケーション・ノート PDF
    AN-741: 位相ノイズの知られざる特性 (Rev. 0, 08/2004)  (pdf, 1076 kB) アプリケーション・ノート PDF
    AN-632: Provisionary Data Rates Using the AD9951 DDS as an Agile Reference Clock for the ADN2812 Continuous-Rate CDR  (pdf, 138 kB) アプリケーション・ノート PDF
    AN-621: Programming the AD9832/AD9835  (pdf, 202 kB)
    This application note details how to program 5 MHz on the output of the AD9832/AD9835 parts. The frequency register,defer register,and command sequence are explained in detail.
    アプリケーション・ノート PDF
    AN-605: Synchronizing Multiple AD9852 DDS-Based Synthesizers  (pdf, 527 kB) アプリケーション・ノート PDF
    AN-587: 複数のAD9850 / AD9851 DDSベースのシンセサイザを同期させる  (pdf, 242 kB) アプリケーション・ノート PDF
    AN-587: Synchronizing Multiple AD9850/AD9851 DDS-Based Synthesizers  (pdf, 116 kB) アプリケーション・ノート PDF
    AN-557: An Experimenter's Project:  (pdf, 368 kB)
    Incorporating the AD9850 Complete DDS Device as a Digital LO Function in an Amateur Radio Transceiver
    アプリケーション・ノート PDF
    AN-543: High Quality, All-Digital RF Frequency Modulation Generation with the ADSP-2181 and the AD9850 DDS  (pdf, 49 kB) アプリケーション・ノート PDF
    AN-501: アパーチャ不確定性とADCシステム性能  (pdf, 212 kB) アプリケーション・ノート PDF
    AN-501: Aperture Uncertainty and ADC System Performance  (pdf, 227 kB)
    A Key Concern in IF Sampling is that of Aperture Uncertainty (Jitter)
    アプリケーション・ノート PDF
    AN-423: Amplitude Modulation of the AD9850 Direct Digital Synthesizer  (pdf, 37 kB) アプリケーション・ノート PDF
    AN-419: 全機能内蔵ダイレクト・デジタル・シンセサイザAD9850のためのデスクリート、低位相ノイズ、125MHzクリスタル発振器  (pdf, 452 kB) アプリケーション・ノート PDF
    AN-419: A Discrete, Low Phase Noise, 125 MHz Crystal Oscillator for the AD9850  (pdf, 101 kB) アプリケーション・ノート PDF
    AN-345: 低周波回路と高周波回路のグラウンド設計  (pdf, 491 kB)
    効果的な設計のためにグラウンド経路と信号経路を理解すること。電流は、抵抗ではなくインピーダンスが最小の経路に流れる・・・
    アプリケーション・ノート PDF
    AN-345: Grounding for Low-and-High-Frequency Circuits  (pdf, 455 kB)
    Know Your Ground and Signal Paths for Effective Designs. Current Flow Seeks Path of Least Impedance-Not Just Resistance....
    アプリケーション・ノート PDF
    AN-342: 高速性と高精度を同時に実現するアナログ信号処理  (pdf, 829 kB) アプリケーション・ノート PDF
    AN-342: Analog Signal-Handling for High Speed and Accuracy.  (pdf, 468 kB)
    Signal handling techniques for optimizing DAC and ADC performance.
    アプリケーション・ノート PDF
    AN-280: ミックスド・シグナル(デジタル・アナログ混在)回路の技術  (pdf, 1218 kB) アプリケーション・ノート PDF
    AN-280: Mixed Signal Circuit Technologies  (pdf, 2101 kB)
    Considers problems which arise when reality (& Murphy) intervene in a design which otherwise seems satisfactory in terms of theory and modeling.
    アプリケーション・ノート PDF
    AN-237: Choosing DACs for Direct Digital Synthesis  (pdf, 1156 kB) アプリケーション・ノート PDF
    Fundamentals of Frequency Synthesis, Part 2: Direct Digital Synthesis (DDS)
    This month we conclude our two-part series on frequency synthesis, with an introduction to Direct Digital Synthesis. We will give a basic review of how a direct digital synthesis system works, touching on the inner workings of the DDS engine at a relatively high level. We will also discuss the tradeoffs between PLL and DDS technology as a base choice for frequency synthesis needs.
    Webcasts WEBCAST
    Performance Clocks: Demystifying Jitter
    Join us as we delve into the realm of sub-picosecond jitter clocks. The relationship between jitter and phase noise will be explored in detail and methods for measuring sub-picosecond jitter and ultra low phase noise will be presented and discussed.
    Webcasts WEBCAST
    Network Clock: How To Achieve Maximum System Up Time
    In this in-depth Webcast, our clock expert will explore the technical implications of this very real system scenario, and discuss the incorporation of seamless reference switchover and holdover technology that maintains a stable, low-jitter, system clock during periods of switchover, and complete reference loss, conditions.
    Webcasts WEBCAST
    Ask The Application Engineer—33: All About Direct Digital Synthesis
    (Analog Dialogue, Vol. 38, August 2004)
    技術情報誌 Analog Dialogue HTML
    Speedy A/Ds Demand Stable Clocks
    by Jeff Keip, Analog Devices, Inc. (EE Times, 3/18/04)
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    Design A Clock-Distribution Strategy With Confidence
    by Demetrios Efstathiou (Electronic Design, April 27, 2006)
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    Understand the Effects of Clock Jitter and Phase Noise on Sampled Systems
    ... Much of your system's performance depends on jitter specifications, so careful assessment is critical.
    by Brad Brannon, Analog Devices (EDN, 12/7/2004)
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    Low-power direct digital synthesizer cores enable high level of integration 技術関連記事 HTML
    Improved DDS Devices Enable Advanced Comm Systems
    by Valoree Young, Analog Devices
    (Electronic Products, September 2006)
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    ADI Buys Korean Mobile TV Chip Maker
    (EE Times, 6/7/2006)
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    DDS Device Provides Amplitude Modulation
    by Mary McCarthy, Analog Devices, Inc.
    (EDN, September 2, 1999)
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    Introducing Digital Up/Down Converters: VersaCOMM™ Reconfigurable Digital Converters  (pdf, 63 kB)
    Revolutionize your radio architectures
    技術関連記事 PDF
    Digital Up/Down Converters: VersaCOMM™ White Paper  (pdf, 97 kB) 技術関連記事 PDF
    Basics of Designing a Digital Radio Receiver (Radio 101)  (pdf, 77 kB) 技術関連記事 PDF
    The Year of the Waveform Generator
    (Test & Measurement World, 12/1/2005)
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    Synchronized Synthesizers Aid Multichannel Systems
    by David Brandon and John Kornblum, Analog Devices, Inc. (Microwaves & RF, 9/2005)
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    DDS Applications
    by Eva Murphy and Colm Slattery, Analog Devices, Inc. (EETimes, 9/26/2005)
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    DDS IC Initiates Synchronized Signals
    (Microwaves & RF Cover Story, July 2005)
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    DDS Simplifies Polar Modulation
    By Ken Gentile, Analog Devices ... Basic modulation mathematics and DDS (direct digital synthesis) provide designers with an all-digital technique for generating polar-encoded carrier signals. (EDN, 8/5/2004)
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    Digital Waveform Generator Provides Flexible Frequency Tuning for Sensor Measurement
    by Colm Slattery, Analog Devices (EDN, 12/17/2004)
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    Integrated DDS Chip Takes Steps To 2.7 GHz
    This highly integrated 2.7-GHz source includes all essential DDS circuitry along with a clock driver, divider, high-resolution DAC, and combination phase detector/charge pump. (ED Online, April 2004)
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    Two DDS ICs Implement Amplitude-shift Keying
    by Noel McNamara, Analog Devices, Inc. (EDN Design Idea, 12/25/2003)
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    DDS Circuit Generates Precise PWM Waveforms
    by Colm Slattery, Analog Devices, Inc. (EDN, 10/2/2003)
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    DDS IC Plus Frequency-To-Voltage Converter Make Low-Cost DAC
    by Noel McNamara, Analog Devices, Inc. (EDN Design Idea, 2/5/2004)
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    Simple Circuit Controls Stepper Motors
    by Noel McNamara, Analog Devices, Inc. (EDN Design Idea, 1/8/04)
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    Digital Potentiometers Vary Amplitude In DDS Devices  (PDF)
    (Electronic Design, Ideas for Design, 5/29/2000)
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    400-MSample DDSs Run On Only +1.8 VDC
    ... This line of highly integrated DDS ICs features on-board RAM and crystal-oscillator circuitry to simplify the generation of agile and exotic waveforms. (Microwaves & RF Cover Story, 12/2002)
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    AD9858: Flexible Integrated Synthesizer For Wireless  (htm)
    ... The most important feature of the AD9858 is its ability to change frequency in less than 5 ns, meaning that there is virtually no application left where you will need to go the expense of switching between two separate synthesizers. (AnalogZone, RF/IF Zone Products for the Week of 9/23/2002)
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    DDS Device Produces Sawtooth Waveform
    Ramp or sawtooth waveforms are useful for a broad range of applications, including automatic-test equipment, benchtest equipment, and actuator control. (EDN Design Idea, 7/10/2003)
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    DDS Tackles BaseStations Head On
    ... This High-Performance, Low-Power Integrated Hybrid Synthesizer Flaunts A 10-b Digital-To-Analog Converter That Operates At Up To 1 GSample/s.
    (Wireless Systems Design, September 2002)
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    Video Portables and Cameras Get HDMI Outputs
    By Doug Bartow, Analog Devices, Inc.
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    Clock Requirements For Data Converters
    (Electronic Design, 2/2005)
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    DDS Design
    By David Brandon, Analog Devices, Inc.
    Direct digital synthesizers are known for their highly accurate digital tuning, low noise figure, and phase-continuous frequency-hopping capabilities, which make them more attractive than alternative analog frequency-synthesis solutions.
    (EDN, 5/13/2004)
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    Analog-to-Digital Converter Clock Optimization: A Test Engineering Perspective  (pdf, 909 kB)
    By Rob Reeder, Wayne Green, and Robert Shillito
    技術資料 PDF
    Free Direct Digital Synthesis IC Evaluation Tool
    (Control Engineering, 9/14/2006)
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    On-Line Evaluation Tool Simplifies Implementing DDS Semiconductors
    (eeProductCenter, 8/16/2006)
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    Circuit Simulation Tool Simplifies Clock Designs
    (eeProductCenter, 8/23/2005)
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    Where Analog Really Meets Digital
    (EE Time, 8/29/2005)
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    Ultra-low Jitter Performance Marks Analog Devices' Entry into the Clock IC Market
    (eeProductCenter, 12/8/04)
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    Clock-circuit-design Tool Recovers Engineer Time
    (EDN, 8/23/2005)
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    Low Jitter Clock Generator for Data Converters
    ... Analog Devices' first dedicated clocking product supporting the stringent needs of high performance data converters. (AVNET Technology Review, November 2004, Vol. 10, Issue 11)
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    RF Source Booklet  (PDF, 4353 kB)
    RF IC Product Overview - Version P (02/2014)
    その他 PDF
    Leading Inside Advertorials: Single-Chip Clock Generator with 14-Channel Distribution Solves Timing Challenges in Networks  (pdf, 64 kB) その他 PDF
    Optical and High Speed Networking  (pdf, 2236 kB)
    Analog Devices’ optical and high speed networking ICs solve a depth and breadth of challenges faced by today’s designers of datacom and telecom systems, optical modules, and subsystems. Analog Devices products address a wide range of networking applications from O/E/O conversion, clock recovery, and backplane transmission to monitoring and control of optical power, power management, and clock generation and distribution.
    その他 PDF
    Reset your thinking about clocks.  (pdf, 153 kB)
    ... In precision timing, analog is everywhere.
    その他 PDF
    Clock and Timing ICs  (pdf, 4970 kB) その他 PDF
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    My evaluation board is not working; the software is reporting a USB Communication Error. I verified that the evaluation board is connected to the PC and powered. What else can I check? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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    How do the PLLs in the AD951x parts compare to other ADI PLLs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How does the clock clean-up function of the AD951x parts work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why do I want to run a fast PFD frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is it ok for me to connect the same power supply to both the charge pump and distribution power supply pins? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why can't I use a bandpass filter for my loop filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Should I tie my loop filter to ground or PLL supply? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    The loop filter was working great until I changed the divide ratio in PLL. What happened? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I use a VCO with a supply greater than 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What suppliers do you recommend for VCO/VCXOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Do VCXOs have better phase noise and jitter performance than VCOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I know which VCO will work best with the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is there an advantage to running a higher VCO frequency than the output frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I determine if a VCO is good enough for my purpose? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is there any difference between the nature of an oscillator's phase noise and the phase noise from a clock chip? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Do different divide ratios cause variations in jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I have a clocking scheme which requires several different division ratios simultaneously. I have a frequency plan, but I'm concerned about crosstalk. How much of a problem is this with your clock distribution chips? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Do divide ratios change the propagation delay? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I want to use the phase offset feature on the AD9510 dividers to generate two signals 90° out of phase. How accurate is the phase offset? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    On the AD951x clock ICs, does the phase offset (coarse delay) affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why doesn't the mini-divider support the divide ratio I want? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I want to use the variable delay adjust, but the jitter is too high. What can I do? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I changed the coarse phase adjust in the evaluation software, but nothing happened. What's going on? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the difference between the coarse phase adjust and the fine delay adjust? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the fine delay adjust which is available on certain LVDS/CMOS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Does the fine delay adjust affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why is the fine delay adjust not available on all the outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is there a way to cause Input/Output rising edges to be synchronous (zero delay) with the AD9510/11? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Will the AD9510 work without a reference input signal? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What are the best clock sources for a distribution-only design? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I am not using the CLK1 input on the AD9510. Can I just leave it floating? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How good does my input signal need to be? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I turned off my reference but the Digital Lock Detect (DLD) still says I'm locked. FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I shift the threshold on clocks for single-ended inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    The reference input is differential, but my reference is single-ended. Do I need to convert to differential to drive the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Will differential or single-ended inputs/outputs improve my jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why should I use differential rather than single-ended? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I feed a single-ended signal into a differential input? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why do you recommend AC coupling, rather than DC coupling, at the clock inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Are the ADI clock parts stand-alone clock sources or do I still have to buy a clock source to drive these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Which provides better performance - a clock source with sinewave output, or one with differential square wave outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    On the AD9510, what is the relationship between clock output jitter and CLK1/CLK2 input slew rate? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I'm trying to write to the part in single-byte mode, but I can't write anything. What am I doing wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I use the 951X clocks to drive a mixer (RF LO)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    My applications are RF, not for clocking data converters. Can ADI's 951X ICs be used for RF applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I have an input present at the clock input, but I'm not seeing an output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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    What clock frequency comes out of the AD9510 outputs when you first apply power to the device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is it possible to impedance match a clock output if it is heavily loaded? (e.g. CL=100pF) FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I ran the AD9510 outputs at 1.4 GHz and they seem to work fine. Is there a problem running them at 1.4 GHz? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What should I do with unused channels on the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I tri-state the AD9510 outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    On the AD9510, how can I make sure that the duty cycle of output clocks stays within 40% to 60% duty cycle window? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the effect of distributing harmonically related clocks (on chip or on board) in terms of jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is there any reason to use a transformer on a differential clock output to obtain a "clean" single-ended clock output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What are some of the advantages/disadvantages of using LVPECL vs. LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Does the AD9510 support 2.5V PECL? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How much bandwidth is required to process a PECL or LVDS output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    If I use only one of the PECL differential outputs and the unused output is terminated in 50Ω, how will this affect the phase noise or jitter of the single-ended output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    If I change the level of PECL output, does it affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the best way to terminate LVPECL outputs to get lowest jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is it okay to AC-couple PECL or LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the fan-out capability of the CMOS, LVDS, and LVPECL outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What is the proper termination (value and location) for outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Are outputs short-circuit protected? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Are the CMOS drivers on the clock devices complementary? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Some of the schematics in the AD951x data sheets show an LVPECL termination scheme which is different from the classic termination often seen (50 Ω to Vs - 2V, or the Thevenin equivalent thereof). How does this work, and how did you chose 200 Ω for the resistors? Can I use 100 ohms to improve the slew rate (or jitter)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I have pulled SYNCB low, but I still have output from a channel. Why? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why can I not get the same output amplitude or rise and fall times as stated in your datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    The AD9510 datasheet says to use an external pull-up resistor on the FUNCTION pin. Why do I need this and what range of resistors will work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    May I use the AD9540 for spread spectrum clocking? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I get two clock outputs from the AD9540? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What's the advantage of a DDS-based clock generator? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why does the AD9540 require special filtering on its analog output. What are the requirements of this filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I'm working with optical networks - SONET/SDH. Do ADI's clock chips support these applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    On my board, I can't get the same low jitter numbers that are shown in the datasheet. Am I doing something wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do you determine the bandwidth over which phase noise is integrated to obtain jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Using the "ADC SNR method", what is the equivalent bandwidth for the jitter specification? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do harmonic spurs in the output spectrum affect jitter (random or deterministic)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    When a jitter number is specified without an associated bandwidth, what bandwidth should be assumed? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do you specify jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I use the clock part for jitter clean-up? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    If jitter can be calculated from phase noise measurements, is it possible to calculate phase noise from jitter numbers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Does jitter vary with different clock frequencies? How about phase noise? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I sure can't measure jitter with femtosecond resolution on my scope! How do you do it? How much confidence do you have in the jitter figures that you are quoting for these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Do you guarantee performance shown in ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Who do I contact for technical support on ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Should I use the minimum charge pump current settings in order to minimize power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I run CMOS outputs at 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Can I use different power supply voltages for the PECL output drivers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Is .01 uF sufficient for power supply pin bypass? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    My application has pretty tight power consumption requirements. I am very interested in the capabilities of the AD9510, but I don't need every feature. Is it possible to turn off the unused features and save power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Why don't you spec psrr and cmrr in the datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I get two AD951x (with PLL) to synchronize to the same reference input edge? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    I really need >10 clock outputs. Can I use multiple chips together and still guarantee that all output clocks are synchronized to REFIN? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How do I synchronize multiple clock devices? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What happens if I run the part in an ambient environment which exceeds 85°C? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    How can I determine the die temperature of your device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    My circuit board has both an analog GND and a digital GND. How should I connect the AD9510 pins labeled GND? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    What PCB layout recommendations do you have for the of the exposed paddle on the bottom side of the LFCSP package? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Does Analog Devices offer a list of manufacturers of oscillators for DDS devices? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
    Where can I find some good background material on direct digital synthesis? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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    AD9540 Evaluation Board
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    AD9540/PCBZ 製品状況: 製造中 Evaluation Board $ 250.00 Yes -
    AD9540-VCO/PCBZ 製品状況: 製造中 Evaluation Board $ 250.00 Yes -

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