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ADF4112:  PLL(3.0GHz、プログラマブル・プリスケーラ/チャージ・ポンプ付き)、インテジャーN、シングル

製品詳細

製品状況:生産/供給中

ADF4110ファミリーは周波数シンセサイザで、ワイヤレス・レシーバ/トランスミッタのアップコンバージョン/ダウンコンバージョン部で局部発振器を実現します。ADF4110ファミリーは、ローノイズのデジタルPFD(位相周波数検出器)、高精度のチャージ・ポンプ、プログラマブルなリファレンス・デバイダ、プログラマブルなAカウンタとBカウンタ、およびデュアル係数プリスケーラ(P/P+1)で構成されます。デュアル係数プリスケーラ(P/P+1)にAカウンタ(6ビット)とBカウンタ(13ビット)を追加することで、Nデバイダ(N=BP+A)が実現します。さらに14ビットのリファレンス・カウンタ(Rカウンタ)により、PFD入力におけるREFIN周波数が選択可能です。シンセサイザを外付けのループ・フィルタおよびVCO(電圧制御発振器)と組み合わせて使用すれば、完全なPLL(フェーズ・ロック・ループ)になります。

すべてのオンチップ・レジスタは、シンプルな3線式インターフェース経由で制御します。本品は2.7~5.5Vの電源電圧で動作し、使用しないときにはパワーダウンできます。

アプリケーション

  • 移動通信基地局(GSM、PCS、DCS、W-CDMA)
  • 携帯端末(GSM、PCS、DCS、W-CDMA)
  • ワイヤレスLAN
  • 通信機の試験装置
  • CATV装置

特長と利点

  • ADF4110:550MHz
  • ADF4111:1.2GHz
  • ADF4112:3.0GHz
  • ADF4113:4.0GHz
  • 電源電圧:+2.7~+5.5V
  • 別のVpにより、3Vシステムの電圧調整幅が拡大
  • プログラマブルなデュアル係数プリスケーラ:8/9、16/17、32/33、64/65
  • プログラマブルなチャージ・ポンプ電流
  • プログラマブルなアンチバックラッシュ・パルス幅
  • 3線式シリアル・インターフェース
  • デジタル・ロック検出
  • パワーダウン・モード

ADF4112 機能ブロック図

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資料

タイトル コンテンツの種類 ファイル形式
ADF4110/ADF4111/ADF4112/ADF4113: PLL周波数シンセサイザ (Rev C, 03/2005) (pdf, 219 kB)  データシート PDF
ADF4110/ADF4111/ADF4112/ADF4113: RF PLL Frequency Synthesizers Data Sheet (Rev F, 01/2013) (pdf, 585 kB)  データシート PDF
AN-873: ADF4xxx PLLシンセサイザ・ファミリーでのロック検出  (pdf, 349 kB) アプリケーション・ノート PDF
AN-873: Lock Detect on the ADF4xxx Family of PLL Synthesizers  (pdf, 207 kB) アプリケーション・ノート PDF
AN-30: Ask the Applications Engineer - PLL Synthesizers  (pdf, 184 kB) アプリケーション・ノート PDF
Fundamentals of Frequency Synthesis, Part 1: Phased Locked Loops
The first of a two-part series on frequency synthesis, with an introduction to Phased Locked Loops. This webcast looks at the need for frequency generation, the techniques from the past present and future, and how to assess the performance of a frequency synthesis, and real world applications. Particular attention will be focused on Phase Locked Loops (PLL's) as frequency synthesizers.
Webcasts WEBCAST
Fundamentals of Frequency Synthesis, Part 2: Direct Digital Synthesis (DDS)
This month we conclude our two-part series on frequency synthesis, with an introduction to Direct Digital Synthesis. We will give a basic review of how a direct digital synthesis system works, touching on the inner workings of the DDS engine at a relatively high level. We will also discuss the tradeoffs between PLL and DDS technology as a base choice for frequency synthesis needs.
Webcasts WEBCAST
UG-476: PLL Software Installation Guide  (pdf, 520 kB) ユーザー・ガイド PDF
UG-161: PLL Frequency Synthesizer Evaluation Board  (pdf, 238 kB) ユーザー・ガイド PDF
UG-162: CDMA Evaluation Board For PLL Frequency Synthesizer  (pdf, 187 kB) ユーザー・ガイド PDF
Analog Dialogue Vol.43 No.12 高電圧VCOを用いた高性能フェーズ・ロックド・ループの設計 技術情報誌 Analog Dialogue HTML
Ask the Applications Engineer—30: PLL SYNTHESIZERS
(Analog Dialogue, Vol. 36, No. 3, May-July, 2002)
技術情報誌 Analog Dialogue HTML
Phase-locked loops for high-frequency receivers and transmitters 技術情報誌 Analog Dialogue HTML
Phase-Locked Loops for High-Frequency Receivers and Transmitters - Part 2  (pdf, 107 kB) 技術関連記事 PDF
Phase Locked Loops for High-Frequency Receivers and Transmitters – Part 1  (pdf, 68 kB) 技術関連記事 PDF
Phase Locked Loops for High-Frequency Receivers and Transmitters – Part 3  (pdf, 76 kB) 技術関連記事 PDF
PLL/シンセサイザ  (pdf) 製品カタログ PDF
PLL Synthesizers/VCOs - Overview  (pdf, 510 kB) その他 PDF
ADF4000 Series Integer-N PLL Frequency Synthesizers Product Brief  (pdf, 110 kB) その他 PDF
ADF4000 Series Integer-N PLL Frequency Synthesizers  (pdf, 110 kB) その他 PDF
Clock and Timing ICs  (pdf, 4970 kB) その他 PDF
外形寸法図のBSCとは? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Pwr Dissとは? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
ICの寿命や製品保証の資料は? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
VCO出力のプルアップはなぜ必要? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
デシケータ管理条件 FAQ(よくある質問) & RAQ(珍問/難問集) HTML
使用温度の規定の見方は? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do I see reference spurs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why is my phase noise shape changing when I change the PLL settings? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why doesn't the PLL make my reference input and the clock outputs line up? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I optimize my PLL loop for the best phase noise and/or jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My loop is not locking. How do I debug this? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How long does it take for the PLL to lock? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Help! My PLL came unlocked over temperature. FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I choose between active and passive filter in PLL loop? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I reference the passive filter to ground? or supply? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do the PLLs in the AD951x parts compare to other ADI PLLs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How does the clock clean-up function of the AD951x parts work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do I want to run a fast PFD frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it ok for me to connect the same power supply to both the charge pump and distribution power supply pins? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why can't I use a bandpass filter for my loop filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I tie my loop filter to ground or PLL supply? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The loop filter was working great until I changed the divide ratio in PLL. What happened? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I use a VCO with a supply greater than 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What suppliers do you recommend for VCO/VCXOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do VCXOs have better phase noise and jitter performance than VCOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I know which VCO will work best with the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there an advantage to running a higher VCO frequency than the output frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I determine if a VCO is good enough for my purpose? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there any difference between the nature of an oscillator's phase noise and the phase noise from a clock chip? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do different divide ratios cause variations in jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have a clocking scheme which requires several different division ratios simultaneously. I have a frequency plan, but I'm concerned about crosstalk. How much of a problem is this with your clock distribution chips? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do divide ratios change the propagation delay? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I want to use the phase offset feature on the AD9510 dividers to generate two signals 90° out of phase. How accurate is the phase offset? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD951x clock ICs, does the phase offset (coarse delay) affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why doesn't the mini-divider support the divide ratio I want? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I want to use the variable delay adjust, but the jitter is too high. What can I do? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I changed the coarse phase adjust in the evaluation software, but nothing happened. What's going on? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the difference between the coarse phase adjust and the fine delay adjust? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the fine delay adjust which is available on certain LVDS/CMOS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the fine delay adjust affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why is the fine delay adjust not available on all the outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there a way to cause Input/Output rising edges to be synchronous (zero delay) with the AD9510/11? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will the AD9510 work without a reference input signal? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are the best clock sources for a distribution-only design? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I am not using the CLK1 input on the AD9510. Can I just leave it floating? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How good does my input signal need to be? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I turned off my reference but the Digital Lock Detect (DLD) still says I'm locked. FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I shift the threshold on clocks for single-ended inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The reference input is differential, but my reference is single-ended. Do I need to convert to differential to drive the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will differential or single-ended inputs/outputs improve my jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why should I use differential rather than single-ended? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I feed a single-ended signal into a differential input? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do you recommend AC coupling, rather than DC coupling, at the clock inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the ADI clock parts stand-alone clock sources or do I still have to buy a clock source to drive these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Which provides better performance - a clock source with sinewave output, or one with differential square wave outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, what is the relationship between clock output jitter and CLK1/CLK2 input slew rate? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm trying to write to the part in single-byte mode, but I can't write anything. What am I doing wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I use the 951X clocks to drive a mixer (RF LO)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My applications are RF, not for clocking data converters. Can ADI's 951X ICs be used for RF applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have an input present at the clock input, but I'm not seeing an output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What happens to the AD9510/11 clock outputs if the Reference Input (REFIN) signal goes away? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What clock frequency comes out of the AD9510 outputs when you first apply power to the device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it possible to impedance match a clock output if it is heavily loaded? (e.g. CL=100pF) FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I ran the AD9510 outputs at 1.4 GHz and they seem to work fine. Is there a problem running them at 1.4 GHz? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What should I do with unused channels on the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I tri-state the AD9510 outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, how can I make sure that the duty cycle of output clocks stays within 40% to 60% duty cycle window? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the effect of distributing harmonically related clocks (on chip or on board) in terms of jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there any reason to use a transformer on a differential clock output to obtain a "clean" single-ended clock output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are some of the advantages/disadvantages of using LVPECL vs. LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the AD9510 support 2.5V PECL? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How much bandwidth is required to process a PECL or LVDS output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I use only one of the PECL differential outputs and the unused output is terminated in 50Ω, how will this affect the phase noise or jitter of the single-ended output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I change the level of PECL output, does it affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the best way to terminate LVPECL outputs to get lowest jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it okay to AC-couple PECL or LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the fan-out capability of the CMOS, LVDS, and LVPECL outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the proper termination (value and location) for outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are outputs short-circuit protected? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the CMOS drivers on the clock devices complementary? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Some of the schematics in the AD951x data sheets show an LVPECL termination scheme which is different from the classic termination often seen (50 Ω to Vs - 2V, or the Thevenin equivalent thereof). How does this work, and how did you chose 200 Ω for the resistors? Can I use 100 ohms to improve the slew rate (or jitter)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have pulled SYNCB low, but I still have output from a channel. Why? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why can I not get the same output amplitude or rise and fall times as stated in your datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The AD9510 datasheet says to use an external pull-up resistor on the FUNCTION pin. Why do I need this and what range of resistors will work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
May I use the AD9540 for spread spectrum clocking? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I get two clock outputs from the AD9540? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What's the advantage of a DDS-based clock generator? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why does the AD9540 require special filtering on its analog output. What are the requirements of this filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm working with optical networks - SONET/SDH. Do ADI's clock chips support these applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On my board, I can't get the same low jitter numbers that are shown in the datasheet. Am I doing something wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you determine the bandwidth over which phase noise is integrated to obtain jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Using the "ADC SNR method", what is the equivalent bandwidth for the jitter specification? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do harmonic spurs in the output spectrum affect jitter (random or deterministic)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
When a jitter number is specified without an associated bandwidth, what bandwidth should be assumed? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you specify jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I use the clock part for jitter clean-up? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If jitter can be calculated from phase noise measurements, is it possible to calculate phase noise from jitter numbers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does jitter vary with different clock frequencies? How about phase noise? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I sure can't measure jitter with femtosecond resolution on my scope! How do you do it? How much confidence do you have in the jitter figures that you are quoting for these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do you guarantee performance shown in ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Who do I contact for technical support on ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I use the minimum charge pump current settings in order to minimize power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I run CMOS outputs at 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I use different power supply voltages for the PECL output drivers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is .01 uF sufficient for power supply pin bypass? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My application has pretty tight power consumption requirements. I am very interested in the capabilities of the AD9510, but I don't need every feature. Is it possible to turn off the unused features and save power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why don't you spec psrr and cmrr in the datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I get two AD951x (with PLL) to synchronize to the same reference input edge? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I really need >10 clock outputs. Can I use multiple chips together and still guarantee that all output clocks are synchronized to REFIN? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I synchronize multiple clock devices? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What happens if I run the part in an ambient environment which exceeds 85°C? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How can I determine the die temperature of your device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My circuit board has both an analog GND and a digital GND. How should I connect the AD9510 pins labeled GND? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What PCB layout recommendations do you have for the of the exposed paddle on the bottom side of the LFCSP package? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is a PLL Synthesizers and how is it used? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Rarely Asked Questions...アナログ・デバイセズに寄せられた珍問/難問集 RAQ(珍問/難問集) HTML
半導体用語集 用語集 HTML

設計支援ツール、モデル、ドライバ & ソフトウェア

タイトル コンテンツの種類 ファイル形式
ADIsimRF
アナログ・デバイセズのADIsimRF設計ツールは、カスケード・ゲインやノイズ指数、IP3、P1dB、総合消費電力などRFシグナル・チェーン内の最も重要なパラメータの計算を行います。
設計ツール&シミュレータ HTML
ADIsimPLL™- Version 3.60.09
アナログ・デバイセズの新しい高性能PLL製品を迅速かつ確実に評価できるツールです。現在利用できるツールの中で、最も総合的なPLLシンセサイザーの設計/シミュレーション・ツールです。実施されるシミュレーションには、主要な非線形効果が含まれており、これはPLLの性能に大きく影響を及ぼします。ADIsimPLLによって、設計プロセスの繰り返し作業が1つ以上排除されるため、設計から製品の市場投入までの期間が大幅に短縮することができます。
設計ツール&シミュレータ HTML
Integer-N Software  (zip, 12155 kB) 評価用ソフトウェア ZIP

評価用キット / シンボル & フットプリント

評価ボード&キット資料と購入については、評価ボード&キットのページをご覧ください。

シンボル&フットプリントアナログ・デバイセズでは、多岐にわたるCADシステムにおいて、簡単に使用することができる、シンボルとフットプリントのデータを提供しています。

関連製品情報 & 実用回路

関連する周辺製品

Suggested Companion Products


Recommended RF Mixers for the ADF4112
  • For 10 MHz to 6 GHz high dynamic range active mixers, we recommend the ADL5801 or the dual ADL5802.
Recommended Modulators/Demodulators for the ADF4112
  • For broadband quadrature IF/RF signals, we recommend the ADL5375 and the ADL5380.
Recommended Divide-by-4 Prescaler for the ADF4112
  • For a low noise, low power, fixed RF block, we recommend the ADF5001.
Recommended PLL Active Filter for the ADF4112
  • For an ultralow noise, rail-to-rail amplifier, we recommend the OP184.
Recommended Linear Regulators for the ADF4112
  • For ultralow noise, 3V applications,150mA output, we recommend the ADP150.
  • For ultralow noise, 3V applications, 200mA output, we recommend the ADP151.
  • For high accuracy, 5V applications, we recommend the ADP3334.
  • For a step up, 3V to 5V regulator, we recommend the ADP1613.

Recommended Power Solutions

  • For selecting voltage regulator products, use ADIsimPower.

Were these recommendations helpful?

Sampleサンプル&購入

価格、パッケージ、入手性

ADF4112 モデル一覧
モデル パッケージ ピン数 動作
温度範囲
梱包形態,
数量
価格*(100-499) 価格*1000 pcs RoHS準拠 PCN/製造中止案内 在庫確認/
購入/サンプル
ADF4112BCPZ 製品状況: 製造中 20 ld LFCSP 4x4mm (2.1EP) 20 工業用 Tray, 490 $ 2.68 $ 2.28 Y  成分表 PCN 購入 サンプル
ADF4112BCPZ-RL 製品状況: 最終購入可能日 20 ld LFCSP 4x4mm (2.1EP) 20 工業用 Reel, 5000 $ 0.00 $ 0.00 Y  成分表 PCN/製造中止案内 お問い合わせ
ADF4112BCPZ-RL7 製品状況: 製造中 20 ld LFCSP 4x4mm (2.1EP) 20 工業用 Reel, 1500 $ 2.68 $ 2.28 Y  成分表 PCN 購入
ADF4112BRU 製品状況: 製造中 16 ld TSSOP 16 工業用 Tube, 96 $ 3.11 $ 2.64 N  成分表 PCN 購入
ADF4112BRU-REEL7 製品状況: 製造中 16 ld TSSOP 16 工業用 Reel, 1000 - $ 2.64 N  成分表 PCN 購入
ADF4112BRUZ 製品状況: 製造中 16 ld TSSOP 16 工業用 Tube, 96 $ 2.68 $ 2.28 Y  成分表 PCN 購入 サンプル
ADF4112BRUZ-REEL 製品状況: 製造中 16 ld TSSOP 16 工業用 Reel, 2500 - $ 2.28 Y  成分表 PCN 購入
ADF4112BRUZ-REEL7 製品状況: 製造中 16 ld TSSOP 16 工業用 Reel, 1000 - $ 2.28 Y  成分表 PCN 購入
価格表の見かた

価格は1個当たりの米ドルで、米国内における販売価格(FOB)で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。

ADF4112 Evaluation Board
モデル 概要 価格 RoHS PCN/製造中止案内 在庫確認/
購入/サンプル
EV-ADF411XSD1Z 製品状況: 製造中 Evaluation Board (part samples also required) $ 121.44 Yes -
EVAL-SDP-CS1Z 製品状況: 製造中 SDP-S Controller Board - Interface to EV-ADF411XSD1Z (also required) $ 49.00 Yes -

ここに表示されている価格は、1個あたりの価格です。米国内における販売価格(FOB)で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。

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