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AD9518-3:  クロック・ジェネレータ、6出力、2.0GHzのVCO内蔵

製品詳細

製品状況:新規設計にお薦めします。

AD9518-3*は、ピコ秒以下のジッタ性能のマルチ出力クロック分配機能を備えており、PLLとVCOを内蔵しています。VCOのチューニング周波数レンジは1.75~2.25GHzです。オプションとして、外付けのVCO/VCXO(最大2.4GHz)を使用できます。

AD9518-3は、低ジッタと低位相ノイズに重点を置き、データ・コンバータの性能を最大限に高めます。位相ノイズ/ジッタ条件の厳しいその他のアプリケーションでも、このデバイスが役に立ちます。

AD9518-3には、6つのLVPECL出力(3つのペア)があります。LVPECL出力は1.6GHzまで動作します。

更に追加の出力を必要とするようなアプリケーションに対しては、クリスタル・リファレンス入力、ゼロ遅延またはスタートアップ時の自動構成用のEEPROMを備えたAD9520とAD9522が用意されています。さらにAD9516とAD9517はAD9518と同等の製品ですが、異なる出力の組み合わせを備えています。

それぞれの出力ペアには分周器があり、分周比とコース遅延(または位相)の両方を設定できます。LVPECL出力の分周比の指定範囲は1~32です。

AD9518-3は48ピンLFCSPを採用しており、3.3V単電源で動作します。外付けのVCOには拡張電圧範囲が必要ですが、チャージ・ポンプ電源(VCP)を5.5Vに接続にすることで対応できます。LVPECLには、2.375~3.6Vの別電源を利用できます。AD9518-3の動作は-40~+85℃の工業用温度範囲で仕様が規定されています。

    アプリケーション
  • 低ジッタ、低位相ノイズ・クロックの分配
  • 高速ADC、DAC、DDS、DDC、DUC、MxFE用クロック
  • 高性能無線トランシーバ
  • 高性能計測器
  • 広帯域インフラストラクチャ
  • ATE
  • 10/40/100Gbネットワーキング・ライン・カード(SONET、同期式イーサーネット、OTU2/3/4など)
  • フォーワード・エラー・コレクション(G.710)

* AD9518はAD9518ファミリーの全製品を意味しますが、AD9518-3と記す場合はAD9518ファミリーのその製品のみを指します。

特長と利点

  • 低位相ノイズ、PLL
    内蔵VCOのチューニング範囲:1.75~2.25GHz
    オプションの外付けVCO/VCXO(最大2.4GHz)
    1個の差動/2個のシングルエンド・リファレンス入力
    リファレンス監視機能
    自動および手動のリファレンス切替え/ホールドオーバー・モード
    ホールドオーバーからの自動復帰
    250MHzまでのリファレンス入力
    PFDへのパスの遅延が設定可能
    デジタルまたはアナログのロック検出(選択可能)
  • 1.6GHzのLVPECL出力の3つのペア
    各ペアでコース位相遅延を設定できる1~32分周器を共用
    追加出力ジッタ:225fs rms
    チャンネル間スキュー・ペア出力:<10 ps
  • パワーアップ時の全出力の自動同期
  • 必要に応じて手動の出力同期が可能
  • シリアル制御ポート
  • 48ピンLFCSP

AD9518-3機能ブロック図

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タイトル コンテンツの種類 ファイル形式
AD9518-3: 6-Output Clock Generator with Integrated 2.0 GHz VCO Data Sheet (Rev C, 01/2012) (pdf, 1091 kB)  データシート PDF
AN-0974: Multicarrier TD-SCMA Feasibility  (pdf, 634 kB) アプリケーション・ノート PDF
AN-939: 高い周波数のRF出力信号が得られるAD9912のスーパーナイキスト動作 (Rev. 0, 10/2007)  (pdf, 351 kB) アプリケーション・ノート PDF
AN-939: Super-Nyquist Operation of the AD9912 Yields a High RF Output Signal  (pdf, 221 kB) アプリケーション・ノート PDF
AN-927: スプリアスとDDS / DACやその他の発生源(スイッチング電源など)との関係の判定  (pdf, 327 kB) アプリケーション・ノート PDF
AN-927: Determining if a Spur is Related to the DDS/DAC or to Some Other Source (For Example, Switching Supplies)  (pdf, 170 kB) アプリケーション・ノート PDF
AN-837: DAC再生フィルタ性能とDDS採用時のクロック・ジッタ性能の関係  (pdf, 528 kB) アプリケーション・ノート PDF
AN-837: DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance  (pdf, 313 kB) アプリケーション・ノート PDF
AN-835: 高速A/Dコンバータ(ADC)のテストと評価について  (pdf, 1039 kB) アプリケーション・ノート PDF
AN-835: Understanding High Speed ADC Testing and Evaluation  (pdf, 985 kB) アプリケーション・ノート PDF
AN-823: Direct Digital Synthesizers in Clocking Applications Time  (pdf, 115 kB)
Jitter in Direct Digital Synthesizer-Based Clocking Systems
アプリケーション・ノート PDF
AN-769: Generating Multiple Clock Outputs from the AD9540  (pdf, 0) アプリケーション・ノート PDF
AN-756: サンプル化システムに及ぼすクロック位相ノイズとジッタの影響  (pdf, 359 kB) アプリケーション・ノート PDF
AN-756: Sampled Systems and the Effects of Clock Phase Noise and Jitter  (pdf, 291 kB) アプリケーション・ノート PDF
AN-741: 位相ノイズの知られざる特性 (Rev. 0, 08/2004)  (pdf, 1076 kB) アプリケーション・ノート PDF
AN-501: アパーチャ不確定性とADCシステム性能  (pdf, 212 kB) アプリケーション・ノート PDF
AN-501: Aperture Uncertainty and ADC System Performance  (pdf, 227 kB)
A Key Concern in IF Sampling is that of Aperture Uncertainty (Jitter)
アプリケーション・ノート PDF
UG-075: AD9516-x, AD9517-x, and AD9518-x Evaluation Board User Guide  (pdf, 1089 kB)
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Do different divide ratios cause variations in jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have a clocking scheme which requires several different division ratios simultaneously. I have a frequency plan, but I'm concerned about crosstalk. How much of a problem is this with your clock distribution chips? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do divide ratios change the propagation delay? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I want to use the phase offset feature on the AD9510 dividers to generate two signals 90° out of phase. How accurate is the phase offset? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD951x clock ICs, does the phase offset (coarse delay) affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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I want to use the variable delay adjust, but the jitter is too high. What can I do? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I changed the coarse phase adjust in the evaluation software, but nothing happened. What's going on? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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What is the fine delay adjust which is available on certain LVDS/CMOS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the fine delay adjust affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why is the fine delay adjust not available on all the outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there a way to cause Input/Output rising edges to be synchronous (zero delay) with the AD9510/11? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will the AD9510 work without a reference input signal? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are the best clock sources for a distribution-only design? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I am not using the CLK1 input on the AD9510. Can I just leave it floating? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How good does my input signal need to be? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I turned off my reference but the Digital Lock Detect (DLD) still says I'm locked. FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I shift the threshold on clocks for single-ended inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The reference input is differential, but my reference is single-ended. Do I need to convert to differential to drive the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will differential or single-ended inputs/outputs improve my jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why should I use differential rather than single-ended? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I feed a single-ended signal into a differential input? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do you recommend AC coupling, rather than DC coupling, at the clock inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the ADI clock parts stand-alone clock sources or do I still have to buy a clock source to drive these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Which provides better performance - a clock source with sinewave output, or one with differential square wave outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, what is the relationship between clock output jitter and CLK1/CLK2 input slew rate? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm trying to write to the part in single-byte mode, but I can't write anything. What am I doing wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I use the 951X clocks to drive a mixer (RF LO)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My applications are RF, not for clocking data converters. Can ADI's 951X ICs be used for RF applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have an input present at the clock input, but I'm not seeing an output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What happens to the AD9510/11 clock outputs if the Reference Input (REFIN) signal goes away? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What clock frequency comes out of the AD9510 outputs when you first apply power to the device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it possible to impedance match a clock output if it is heavily loaded? (e.g. CL=100pF) FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I ran the AD9510 outputs at 1.4 GHz and they seem to work fine. Is there a problem running them at 1.4 GHz? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What should I do with unused channels on the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I tri-state the AD9510 outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, how can I make sure that the duty cycle of output clocks stays within 40% to 60% duty cycle window? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the effect of distributing harmonically related clocks (on chip or on board) in terms of jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there any reason to use a transformer on a differential clock output to obtain a "clean" single-ended clock output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are some of the advantages/disadvantages of using LVPECL vs. LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the AD9510 support 2.5V PECL? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How much bandwidth is required to process a PECL or LVDS output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I use only one of the PECL differential outputs and the unused output is terminated in 50Ω, how will this affect the phase noise or jitter of the single-ended output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I change the level of PECL output, does it affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the best way to terminate LVPECL outputs to get lowest jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it okay to AC-couple PECL or LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the fan-out capability of the CMOS, LVDS, and LVPECL outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the proper termination (value and location) for outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are outputs short-circuit protected? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the CMOS drivers on the clock devices complementary? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Some of the schematics in the AD951x data sheets show an LVPECL termination scheme which is different from the classic termination often seen (50 Ω to Vs - 2V, or the Thevenin equivalent thereof). How does this work, and how did you chose 200 Ω for the resistors? Can I use 100 ohms to improve the slew rate (or jitter)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have pulled SYNCB low, but I still have output from a channel. Why? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why can I not get the same output amplitude or rise and fall times as stated in your datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The AD9510 datasheet says to use an external pull-up resistor on the FUNCTION pin. Why do I need this and what range of resistors will work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
May I use the AD9540 for spread spectrum clocking? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I get two clock outputs from the AD9540? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What's the advantage of a DDS-based clock generator? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why does the AD9540 require special filtering on its analog output. What are the requirements of this filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm working with optical networks - SONET/SDH. Do ADI's clock chips support these applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On my board, I can't get the same low jitter numbers that are shown in the datasheet. Am I doing something wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you determine the bandwidth over which phase noise is integrated to obtain jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Using the "ADC SNR method", what is the equivalent bandwidth for the jitter specification? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do harmonic spurs in the output spectrum affect jitter (random or deterministic)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
When a jitter number is specified without an associated bandwidth, what bandwidth should be assumed? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you specify jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I use the clock part for jitter clean-up? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If jitter can be calculated from phase noise measurements, is it possible to calculate phase noise from jitter numbers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does jitter vary with different clock frequencies? How about phase noise? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I sure can't measure jitter with femtosecond resolution on my scope! How do you do it? How much confidence do you have in the jitter figures that you are quoting for these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do you guarantee performance shown in ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Who do I contact for technical support on ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I use the minimum charge pump current settings in order to minimize power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I run CMOS outputs at 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I use different power supply voltages for the PECL output drivers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is .01 uF sufficient for power supply pin bypass? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My application has pretty tight power consumption requirements. I am very interested in the capabilities of the AD9510, but I don't need every feature. Is it possible to turn off the unused features and save power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why don't you spec psrr and cmrr in the datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I get two AD951x (with PLL) to synchronize to the same reference input edge? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I really need >10 clock outputs. Can I use multiple chips together and still guarantee that all output clocks are synchronized to REFIN? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I synchronize multiple clock devices? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What happens if I run the part in an ambient environment which exceeds 85°C? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How can I determine the die temperature of your device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My circuit board has both an analog GND and a digital GND. How should I connect the AD9510 pins labeled GND? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What PCB layout recommendations do you have for the of the exposed paddle on the bottom side of the LFCSP package? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Rarely Asked Questions...アナログ・デバイセズに寄せられた珍問/難問集 RAQ(珍問/難問集) HTML
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設計支援ツール、モデル、ドライバ & ソフトウェア

タイトル コンテンツの種類 ファイル形式
ADIsimCLK Design and Evaluation Software
ADIsimCLK is the design tool developed specifically for Analog Devices' range of ultra-low jitter clock distribution and clock generation products. Whether your application is in wireless infrastructure, instrumentation, networking, broadband, ATE or other areas demanding predictable clock performance, ADIsimCLK will enable you to rapidly develop, evaluate and optimize your design.
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AD9587-x IBIS Models IBISモデル HTML

評価用キット / シンボル & フットプリント

評価ボード&キット資料と購入については、評価ボード&キットのページをご覧ください。

シンボル&フットプリントアナログ・デバイセズでは、多岐にわたるCADシステムにおいて、簡単に使用することができる、シンボルとフットプリントのデータを提供しています。

Sampleサンプル&購入

価格、パッケージ、入手性

AD9518-3 モデル一覧
価格表の見かた

価格は1個当たりの米ドルで、米国内における販売価格(FOB)で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。

AD9518-3 Evaluation Board
モデル 概要 価格 RoHS PCN/製造中止案内 在庫確認/
購入/サンプル
AD9518-3ABCPZ 製品状況: 製造中 48-Lead Lead Frame Chip Scale Package (LFCSP_VQ) $ 9.42 Yes -
AD9518-3ABCPZ-RL7 製品状況: 製造中 48-Lead Lead Frame Chip Scale Package (LFCSP_VQ) - Yes -

ここに表示されている価格は、1個あたりの価格です。米国内における販売価格(FOB)で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。

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