SAR ADCについて理解する:アーキテクチャ、および他のADCとの比較

SAR ADCについて理解する:アーキテクチャ、および他のADCとの比較

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要約

ADC市場において逐次比較型(SAR)アナログ-ディジタルコンバータ(ADC)は中分解能から高分解能ADCのメインとなっています。SAR ADCは最大5Mspsのサンプリングレートを8~18ビットの分解能で実現します。SARアーキテクチャによって高性能な低電力ADCを今日求められるアプリケーション用にスモールフォームファクタでパッケージ化することができます。

このアプリケーションノートでは入力信号に集まるバイナリ探索アルゴリズムを使ってどのようにSAR ADCが動作するのかについて説明します。SAR ADCの中心、容量性DAC、そして高速コンパレータについても説明しています。最後にSARアーキテクチャとパイプライン、フラッシュ、およびシグマデルタADCとを比較します。

はじめに

逐次比較型(SAR)アナログディジタルコンバータ(ADC)は、サンプル速度が5Msps以下の中~高分解能のアプリケーションにおけるアーキテクチャ上の選択肢として頻繁に選ばれます。最もよく使われる8~16ビット分解能のSAR ADCは、低電力消費および小型形状を提供します。これらの特長の組み合わせによって、携帯用バッテリ駆動装置、ペンディジタイザ、工業用制御、およびデータ/信号収集のような、広範囲なアプリケーションに理想的なADCとなっています。

名前が意味するように、SAR ADCは、基本的にバイナリ探索アルゴリズムを実行します。そのため、内部回路が数メガヘルツ(MHz)で動作している間、ADCのサンプル速度は、逐次比較アルゴリズムによってその数字の分数になります。

SAR ADCアーキテクチャ

SAR ADC実行において多くのバリエーションがありますが、基本アーキテクチャは非常にシンプルです(図1)。アナログ入力電圧(VIN)がトラック/ホールド上で保持されます。バイナリ探索アルゴリズムを実行するために、Nビットレジスタは最初に中間スケール(つまり、100... .00、ここでMSBは1に設定されます)に設定されます。これによって、DAC出力(VDAC)をVREF/2に設定します。この場合、VREFはADCに供与されるリファレンス電圧です。この後、VINがVDAC以下か以上であるかを決定するために、比較が実行されます。VIN > VDACの場合、コンパレータ出力はロジックハイまたは1で、NビットレジスタのMSBは1を維持します。逆に、VIN < VDACの場合、コンパレータ出力はロジックローで、レジスタのMSBはロジック0にクリアされます。SAR制御ロジックは、その後、次のビットダウンに移行し、そのビットをハイに設定して、次の比較を実行します。このシーケンスはLSBまで続きます。一旦これが終了すると、変換が完了し、Nビットディジタルワードがレジスタで利用可能になります。

図1. 簡素化されたNビットSAR ADCアーキテクチャ

図1. 簡素化されたNビットSAR ADCアーキテクチャ

図2は4ビット変換の例を示しています。y軸(および図中の太線)はDAC出力電圧を表しています。この例で、最初の比較はVIN < VDACを示しています。つまり、ビット3は0に設定されています。DACはその後01002に設定され、第2の比較が実行されます。VIN > VDACの時、ビット2は1を維持します。DACはその後01102に設定され、第3の比較が実行されます。ビット1は0に設定され、その後最後の比較のためDACは01012に設定されます。最終的に、ビット0は、VIN > VDACのため、1に留まります。

図2. SAR動作(4ビットADCの例)

図2. SAR動作(4ビットADCの例)

4ビットADCは4つの比較期間を必要とすることに留意して下さい。一般に、NビットSAR ADCは、N個の比較期間が必要になり、現在の変換が完了するまで次の変換準備ができません。この要件のために、これらのADCは電力およびスペース効率が良いのに、14~16ビットで、数Msps以上の速度および分解能の組み合わせにおいてあまり使用されていません。市場で入手可能な超小型のADCのいくつかは、SARアーキテクチャに基づいています。8ビットADCのMAX1115/MAX1116およびMAX1117/MAX1118、さらに高分解能の対応品MAX1086およびMAX1286 (それぞれ10ビットと12ビット)は、3mm x 3mmの小型SOT23パッケージに収められています。12ビットMAX11102は、3mm x 3mmのTDFNパッケージまたは3mm x 5mmのµMAX®パッケージで提供されています。

SAR ADCのもう1つの特長は、通常、サンプル速度に対して電力消費が一定しているフラッシュまたはパイプラインADCとは異なり、電力消費がサンプル速度に対して比例していることです。この比例した電力消費は、低電力アプリケーションまたはデータ収集が連続していないアプリケーション(例えばPDAディジタイザ)において特に有用です。

SARの詳細分析

SAR ADCの2つの重要な要素は、コンパレータとDACです。後ほど検討しますが、図1に示されているトラック/ホールドは、DACの中に埋め込むことが可能で、明示されている回路ではないかもしれません。

SAR ADCの速度は以下によって制限されます:

  • DACのセトリング時間、これはコンバータ全体の分解能(例えば½ LSB)内にセトルしなければならない時間。
  • コンパレータ、規定時間内でVINおよびVDACの小さな差を解決しなければならない。
  • ロジックオーバーヘッド。

DAC


DACの最大セトリング時間は、普通MSBセトリング時間によって決定されます。これは、ただ単にMSB遷移がDAC出力の最大の変位を表しているからです。更に、ADC全体の直線性はDACの直線性によって制限されます。そのため、12ビット以上の分解能のSAR ADCは、必要な直線性を達成するためにトリミングまたはキャリブレーションを必要とすることが度々あります。これは、内在的な部品マッチングの制限によるものです。プロセスや設計に依存するところもありますが、部品マッチングは実際的なDAC設計において直線性を約12ビットに制限します。

多くのSAR ADCは、内在的トラック/ホールド機能を提供する容量性DACを使っています。容量性DACは、アナログ出力電圧を生成するために、電荷再配分の原則を採用しています。このような種類のDACがSAR ADCにおいて最も一般的なため、これらの動作について論議するのが有効だと思われます。

容量性DACは、バイナリ重み付値をもつN個のコンデンサと1つの「ダミーLSB」コンデンサのアレイによって構成されています。図3には、コンパレータに接続された16ビット容量性DACの例が示されています。アクイジション期間中は、アレイの共通端子(すべてのコンデンサが接続を共有している端子、図3参照)が、グランドに接続されており、未使用の全ての端子は、入力信号(アナログ入力またはVIN)に接続されています。アクイジション後、共通端子はグランドとの接続から外され、未使用の端子はVINとの接続から外され、コンデンサアレイ上の入力電圧に比例した電荷を効率的に捕獲します。全コンデンサの使用されていない端子は、その後、グランドに接続され、共通の端子を- VINに等しい負の電圧に駆動します。

図3. 容量性DACの16ビット例

図3. 容量性DACの16ビット例

バイナリ探索アルゴリズムの最初のステップとして、MSBコンデンサの下端がグランドとの接続から外され、VREFに接続されます。これは共通端子を正の方向に½VREFに等しい量だけ駆動します。

したがって、VCOMMON = -VIN + ½ × VREF

VCOMMON < 0 (つまりVIN > ½ × VREF)であれば、コンパレータ出力はロジック1を出します。VIN < ½ × VREFであれば、コンパレータ出力はロジック0を出します。

コンパレータ出力がロジック1であれば、MSBコンデンサの下端はVREFに接続されたままです。そうでない場合は、MSBコンデンサの下端は再びグランドに接続されます。

次に小さいコンデンサの下端はVREFに接続され、新しいVCOMMON電圧がグランドと比較されます。

これはすべてのビットが決定されるまで続きます。

一般的に、VCOMMON = -VIN + BN-1 × VREF/2 + BN-2 × VREF/4 + BN-1 × VREF/8 + ... + B0 × VREF/2N-1 (B_コンパレータ出力/ADC出力ビット)。


DACキャリブレーション


理想的なDACでは、データビットに関連するコンデンサそれぞれが、次に小さいコンデンサの値の正確に2倍でなければなりません。これは、高分解能ADC (例えば、16ビットADC)では、経済的に実現可能な大きさとして実用化されるには広範囲すぎる値を生じる結果となります。MAX195のような16ビットSAR ADCは、実際に、LSBアレイの実効値を減少させるために、容量的に結合された2つのアレイから構成されたコンデンサアレイを利用しています。MSBアレイのコンデンサは、誤差を減少するために製造時に調整されています。LSBコンデンサの小さな変化は、16ビットの結果に些細な誤差を出します。残念なことに、トリミングだけでは16ビット性能を実現することができず、また温度や供給電源や他のパラメータの変化による性能の変化の補償ができません。この理由から、MAX195には、MSBアレイの各コンデンサにキャリブレーションDACが含まれています。これらのDACは、主要DAC出力に容量的に結合され、ディジタル入力上の値に従って、主要DACの出力をオフセットしています。

キャリブレーション中、各MSBコンデンサの誤差を補償するために、適正なディジタルコードが決定され、保存されます。それ以後は、保存されたコードは主要DACの対応するビットが高い場合は適正にキャリブレーションされたDACに供与され、関連するコンデンサの誤差を補償します。通常キャリブレーションはユーザーによって、または電源投入時に自動的に開始されます。ノイズの影響を減少させるために、それぞれのキャリブレーションが何度も(MAX195ではおよそ14,000クロックサイクル)実行され、結果の平均値が取られます。キャリブレーションは電源電圧が安定している時に行うのが最も適切です。高分解能ADCは、パラメータがDCオフセットに影響するので、電源電圧、温度、リファレンス電圧、またはクロック特性に大きな変化がある場合はいつも再キャリブレーションされるべきです。直線性が唯一の懸念される場合は、これらのパラメータにより大きな変化があっても許容することができます。キャリブレーションデータがディジタルで保存されるので、精度を維持するために頻繁に変換する必要はありません。


コンパレータ


コンパレータにはスピードと精度が要求されます。コンパレータオフセットは、直線性全体に影響しませんが、トランスファ特性全体にオフセットとして現れます。更に、オフセットキャンセレーションテクニックが、コンパレータオフセットを減少させるために通常適用されます。しかし、ノイズが問題であり、コンパレータは入力換算ノイズが1 LSB以下になるように通常設計されます。その上、コンパレータはシステム全体の精度範囲で電圧を解消する必要があります。言い換えると、コンパレータは、システム全体同様に正確である必要があるということです。

SAR ADCとその他のADCアーキテクチャとの比較

対パイプラインADC


パイプラインADCは、各ステージが1から数ビットの逐次サンプルで同時に動作する並列構造を採用しています。内在的並行性は、スループットを増加しますが、これは電力消費とレイテンシーの犠牲上になりたちます。レイテンシーとは、この場合アナログサンプルがADCによって収集される時間と、ディジタルデータが出力可能になる時間の差と定義されます。例えば、5ステージパイプラインADCは、少なくとも5クロックサイクルのレイテンシーであり、それに反してSARはわずか1クロックサイクルのレイテンシーです。レイテンシーの定義は、ADCスループットにのみ適用され、スループットの周波数の数倍で運行するSARの内部クロックには適用されないことを留意して下さい。パイプラインADCには、各パイプラインステージでの、フラッシュADC (つまり、コンパレータ)の精度要件を軽減するために、ディジタル誤差補正ロジックが装備されていることがよくあります。一方、SAR ADCはコンパレータがシステム全体と同様に正確であることを要求します。パイプラインADC は、一般に同等のSARに比べ非常に大きなシリコン領域を占めます。SARと同じように、12ビット以上の精度のパイプラインADCは、通常なんらかのトリミングまたはキャリブレーションを必要とします。


対フラッシュADC


フラッシュADCは、それぞれが広帯域、低利得プリアンプとそれに続くラッチから成るコンパレータの大きなバンクによって構成されています。プリアンプは利得だけを提供するもので、線形である必要はなく、高精度である必要もありません。つまり、コンパレータのトリップポイントのみが正確であれば良いのです。その結果、フラッシュADCは、入手可能な最速のアーキテクチャとなります。

フラッシュADC速度の主要なトレードオフは、SAR ADCの非常に低い消費電力と小型形状です。非常に高速の8ビットフラッシュADC (またはそれらの折り返し/補間型)のサンプリングレートは1.5Gspsと高いですが(例としてMAX104MAX106、およびMAX108)、10ビットフラッシュADCを見つけるのはもっと困難です。さらに、12ビット(以上の)フラッシュADCは汎用的に実現可能な製品ではありません。これは単純に、フラッシュADCでは、コンパレータの数が分解能の追加ビット毎に2の因数で増え、同時に各コンパレータの精度は2倍でなければならないためです。しかし、SAR ADCでは分解能を増加すると、より精度の高い素子が要求されますが、複雑さは急激には増しません。もちろん、SAR ADCは、フラッシュADCの速度と対比できるような速度は可能ではありません。


対シグマデルタコンバータ


従来、ディジタルオーディオのアプリケーションで使われている伝統的なオーバーサンプリング/シグマデルタコンバータは、およそ22kHzの帯域に限定されていました。最近になり、高帯域のシグマデルタコンバータによっては、12~16ビットの分解能で1MHz~2MHzの帯域に到達したものもあります。これらのコンバータは、通常、マルチビットADCとマルチビットフィードバックDACを組み込んだ、非常に高次(例えば4次以上)のシグマデルタモジュレータです。シグマデルタコンバータは16~18ビットの分解能に達成するのに、特別なトリミングまたはキャリブレーションを必要としないという、SAR ADCに対する本質的な利点をもっています。これらは、また、サンプリング速度が測定帯域よりずっと高いため、アナログ入力における急勾配のロールオフを備えたアンチエイリアスフィルタも必要としません。バックエンドのディジタルフィルタはこれに対処します。また、シグマデルタコンバータのオーバーサンプリングの特質は、アナログ入力におけるいかなるシステムノイズも「平均化出力」するという傾向があります。

シグマデルタコンバータは、速度と分解能の機能が引き換えになります。最終サンプルを1つ作成するために、何度も(少なくとも16回以上)サンプルする必要があるということは、シグマデルタモジュレータ内部のアナログ素子が最終データ速度よりもずっと速く動作することを命じています。ディジタルデシメーションフィルタの設計も困難の多い仕事であり、多くのシリコン領域を占有します。近い将来において、最速の高分解能シグマデルタコンバータが数MHzをかなり超えた高帯域を持つことは期待されていません。

結論

まとめとして、SAR ADCの主な利点は、低電力消費、高分解能、高精度、および小型形状であることです。これらの利点によって、SAR ADCは、しばしば他のより大きな機能との集積化が可能となります。SARアーキテクチャを主に制限しているのは、より低いサンプリング速度、およびDACやコンパレータのような構成ブロックがシステム全体同様に正確でなければならないという要求条件です。