AD9690
新規設計に推奨A/Dコンバータ、14ビット、500 MSPS / 1GSPS JESD204B
- 製品モデル
- 4
- 1Ku当たりの価格
- 最低価格：$174.62
製品情報
- JESD204B（サブクラス1）にコード化されたシリアル・デジタル出力
- チャンネルあたりの全電力2.0 W @ 1GSPS（デフォルト設定）
- チャンネルあたりの全電力1.5 W @ 500 MSPS（デフォルト設定）
- SFDR = 85 dBFS @ 340 MHz、80 dBFS @ 985MHz
- SNR = 65.3 dBFS @ 340 MHz（AIN = −1.0 dBFS）、60.5 dBFS @ 985MHz
- ENOB = 10.8ビット@10 MHz
- DNL = ±0.5 LSB
- INL = ±2.5 LSB
- ノイズ密度＝-154 dBFS/Hz @ 1 GSPS
- DC動作電源電圧：1.25 V、2.5 V、3.3 V
- ノーミス・コード
- ADC用電圧リファレンスを内蔵
- 柔軟な入力範囲
- AD9690-1000: 1.46 V p-p～1.94 V p-p (公称1.70 V p-p)
- AD9690-500: 1.46 V p-p～2.06 V p-p (公称2.06 V p-p)
- 設定可能な終端インピーダンス
- 400 Ω、200 Ω、100 Ω、50 Ω差動
- 有効アナログ入力フル・パワー帯域幅: 2 GHz
- AGCの実現に便利な振幅検出ビットを装備
- 2個の広帯域デジタル・プロセッサを内蔵
- 12ビットNCO、最大4個のカスケード接続ハーフバンド・フィルタ
- 差動クロック入力
- 1、2、4、または8分周
- フレキシブルなJESD204Bレーン構成
- 小信号ディザー
AD9690は、14ビット、1GSPSのA/Dコンバータ（ADC）です。このデバイスはバッファとサンプル＆ホールド回路を内蔵しており、低消費電力、小型、使い易さを考慮して設計されています。この製品は最大2 GHzの広帯域アナログ信号をサンプリングできるように設計されています。AD9690は小型パッケージに収納され広い入力帯域、高サンプリング・レート、優れた直線性、低消費電力を目標に最適化されています。
ADCコアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。ADCの入力は広帯域になっており、ユーザー選択可能な、多様な入力範囲に対応します。リファレンス電圧を内蔵しているので回路設計が容易です。
アナログ入力とクロック信号は差動入力です。ADCのデータ出力は内部的に2つのデジタル・ダウン・コンバータ（DDC）に接続されています。各DDCは直列接続の4つの信号処理段で構成されています：12ビット周波数変換器（NCO）、4つのハーフバンド・デシメーション・フィルタ。
AD9690はレシーバDDC回路の他に、システム・レシーバ内に自動ゲイン制御（AGC）機能を簡素化する複数の機能を持っています。さらに、スレッショールドが可変の検出器を使うと、ADCの高速検出出力ビットを使って着信信号電力をモニタすることができます。入力信号レベルが可変のスレッショールドを超えると、高速検出インジケータがハイ・レベルになります。このスレッショールド・インジケータの待ち時間は小さいため、ユーザーは迅速にシステム・ゲインを下げてADC入力でのオーバーレンジ状態を回避することができます。
DDCの構成と受信ロジック・デバイスの許容レーン・レートに応じて、サブクラス1 JESD204Bに基づく高速シリアル出力を1レーン、2レーン、または4レーンの多様なレーン構成にすることができます。複数個のデバイス同期は、SYSREF±とSYNCINB±入力ピンを通してサポートされています。
AD9690には必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらすべての機能は1.8 V ～ 3.3 V対応3線式SPIを使って設定可能です。
AD9690は64ピンの鉛フリーLFCSPパッケージを採用し、-40°C～+85°Cの工業温度範囲で仕様を規定しています。この製品は米国の特許によって保護されています。
製品のハイライト- 広いフルパワー帯域幅で最大2 GHzまでの信号のIFサンプリングをサポートします
- プログラマブル入力終端を持ったバッファ入力は、フィルタの設計と導入を簡素化します
- 内蔵の2個の広帯域デシメーション・フィルタと数値制御発振器（NCO） ブロックにより、マルチバンド・レシーバをサポートします
- 柔軟なシリアル・ポート・インターフェース（SPI）は、個別のシステム要求を満たすために製品の各種特性と機能を制御します
- プログラマブルな高速オーバーレンジ検出機能
- 9 mm×9 mmの64ピンLFCSP
- 通信関連
- マルチバンド、マルチ・モード・デジタル・レシーバ
3G/4G、TD-SCDMA、W-CDMA、GSM、LTE - 汎用ソフトウェア無線
- 超広帯域衛星レシーバ
- 計測機器
- レーダー
- シグナル・インテリジェンス（SIGINT）
- DOCSIS 3.0 CMTSアップストリーム・レシーバ・パス
- HFCデジタル・リバース・パス・レシーバ
ドキュメント
データシート 2
FPGA相互運用性レポート 2
Analog Dialogue 1
| 製品モデル | ピン／パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
|---|---|---|---|
| AD9690BCPZ-1000 | 64-Lead LFCSP (9mm x 9mm w/ EP) | ||
| AD9690BCPZ-500 | 64-Lead LFCSP (9mm x 9mm w/ EP) | ||
| AD9690BCPZRL7-1000 | 64-Lead LFCSP (9mm x 9mm w/ EP) | ||
| AD9690BCPZRL7-500 | 64-Lead LFCSP (9mm x 9mm w/ EP) |
| 製品モデル | 製品ライフサイクル | PCN |
|---|---|---|
|
3 14, 2017 - 16_0274 AD9690-1000 and AD9690-500 Die Revision and Data Sheet Change |
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| AD9690BCPZ-1000 | 製造中 | |
| AD9690BCPZ-500 | 製造中 | |
| AD9690BCPZRL7-1000 | 製造中 | |
| AD9690BCPZRL7-500 | 製造中 | |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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ハードウェア・エコシステム
| 製品モデル | 製品ライフサイクル | 詳細 |
|---|---|---|
| クロックIC 5 | ||
| LTC6951 | 最終販売 | 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
| LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
| HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
| AD9528 | 新規設計に推奨 |
クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応 |
| LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
| ファンアウト・バッファ ＆ スプリッタ 2 | ||
| LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
| HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
ツールおよびシミュレーション
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くIBISモデル 1
AD9690 AMI Model, Rev. 1.2
ツールを開く評価用キット
AD9680/AD9234/AD9690 評価用ボード