概览

优势和特点

  • 完全集成双路PLL/VCO内核
  • 1个整数N分频和1个小数N分频PLL
  • 连续频率范围:11.2 MHz至200 MHz
    -- 提供200 MHz至637.5 MHz的大多数频率
  • PLL1相位抖动
    (12 kHz至20 MHz):
    460 fs rms(典型值)
  • PLL2相位抖动(12 kHz至20 MHz)
    - 整数N分频模式:470 fs rms(典型值)
    - 小数N分频模式:660 fs rms(典型值)
  • 输入晶体或基准时钟频率
  • 扩频向下扩频 [0, −0.5]%
  • 2引脚控制的频率分布图余量微调
  • 集成环路滤波器
  • 欲了解更多特性,请参考数据手册

产品详情

AD9577既提供一个多路输出时钟发生器功能,又带有两个片上锁相环内核PLL1和PLL2,专门针对网络时钟应用而优化。PLL设计基于ADI公司成熟的高性能、低抖动频率合成器产品系列,确保实现最高的网络性能。PLL具有I2C 可编程输出频率和格式。小数N分频PLL可支持扩频时钟功能,降低EMI辐射的峰值功率。两个PLL均可支持频率余量微调功能。

第一个整数N分频PLL部分(PLL1)由一个鉴频鉴相器(PFD)、一个电荷泵(CP)、一个低噪声电压控制振荡器(VCO)、一个可编程反馈分频器和两个独立可编程输出分频器组成。通过将外部晶振或基准时钟连接至REFCLK引脚,可将最高达637.5 MHz的频率同步至输入基准。针对所需输出速率,每个输出分频器和反馈分频器的比率可以是工厂设定或I2C 编程设定。

第二个小数N分频PLL(PLL2)内置一个可编程模块,可合成基准频率小数倍的VCO频率。针对所需输出速率(最高达637.5 MHz),每个输出分频器和反馈分频器的比率可以通过工厂编程设定。这个小数N分频PLL还可在整数N分频模式下工作以充分降低抖动。

最多四个差分输出时钟信号可配置成LVPECL或LVDS信号传输格式。每个输出对也可配置用于最多八个CMOS输出。支持这类格式的组合。无需外部环路滤波器元件,从而节约了宝贵的设计时间和电路板空间。AD9577提供40引脚6 mm × 6 mm LFCSP封装,采用3.3 V单电源供电,工作温度范围为-40℃至+85°C。

应用
- 低抖动、低相位噪声多路输出时钟发生器,支持多种数据通信应用,包括以太网、光纤、SONET、SDH、PCI-e、SATA、PTN、OTN、ADC/DAC和数字视频。
- 扩频时钟

产品生命周期 icon-recommended 推荐新设计使用

本产品已上市。数据手册包含所有最终性能规格和工作条件。ADI公司推荐新设计使用这些产品。

评估套件 (1)

配套产品推荐

AD9577 配套产品

推荐 Clock Drivers

推荐 Linear Regulator

  • For a low noise, low dropout, high output current: ADP7104.

推荐 Switching Controller

  • For a versatile and synchronous PWM buck controller: ADP1828.

设计资源

ADI始终把满足您最高可靠性水平的产品放在首要位置。我们通过在所有产品、工艺设计和制造过程中引入高质量和可靠性检查实践这一承诺。发运的产品实现“零缺陷”始终是我们的目标。

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