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特長
- JESD204B(サブクラス1)にコード化されたシリアル・デジタル出力
- チャンネルあたりの全電力1.9 W(デフォルト設定)
- SFDR = 77 dBFS @ 340 MHz
- SNR=63.4 dBFS @ 340 MHz
(AIN = −1.0 dBFS) - ノイズ密度=-152.6 dBFS/Hz
- DC動作電源電圧:1.25 V、2.50 V、3.3 V
- ノーミス・コード
- 差動フルスケール入力電圧:
1.58 V p-p - 柔軟性ある終端インピーダンス
- 400 Ω、 200 Ω、 100 Ω、50 Ω差動
- 使用可能なアナログ入力フルパワー帯域幅:1.5 GHz
- チャンネル・アイソレーション/クロストーク:95 dB
詳細はデータシートをご参照ください。
AD9691は、デュアル、14ビット、1.25 MSPSのA/Dコンバータ(ADC)です。このデバイスはバッファとサンプル&ホールド回路を内蔵しており、低消費電力、小型、使い易さを考慮して設計されています。この製品は最大1.5 GHzの広帯域アナログ信号をサンプリングできるように設計されています。
デュアルのADCコアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。各ADCの入力は広帯域になっており、ユーザー選択可能な、多様な入力範囲に対応します。リファレンス電圧を内蔵しているので回路設計が容易です。
各ADCのデータ出力はオプションで内部的に2つのデジタル・ダウン・コンバータ(DDC)に接続されています。各DDCは直列接続の4つの信号処理段で構成されています:12ビット周波数変換器(NCO)、4つのハーフバンド・デシメーション・フィルタ。
AD9691はレシーバDDC回路の他に、通信用レシーバ内に自動ゲイン制御(AGC)機能を簡素化する複数の機能を備えています。さらに、スレッショールドが可変の検出器を使うと、ADCの高速検出出力ビットを使って着信信号電力をモニタすることができます。入力信号レベルが可変のスレッショールドを超えると、高速検出インジケータがハイ・レベルになります。このスレッショールド・インジケータの待ち時間は小さいため、ユーザーは迅速にシステム・ゲインを下げてADC入力でのオーバーレンジ状態を回避することができます。
DDCの構成と受信ロジック・デバイスの許容レーン・レートに応じて、サブクラス1 JESD204Bに基づく高速シリアル出力を1レーン、2レーン、または4レーンの多様なレーン構成にすることができます。複数個のデバイス同期は、SYNCINB±入力ピンを通してサポートされています。
AD9691は88ピンの鉛フリーLFCSPパッケージを採用し、-40°C~+85°Cの工業温度範囲で仕様を規定しています。
製品のハイライト
- 低消費電力アナログ・コア、14ビット、チャンネル当り1.9 Wの1.25 GSPS デュアルA/Dコンバータ(ADC)。
- 広いフルパワー帯域幅は、最大1.5 GHZまでの信号のIFサンプリングをサポートします。
- プログラマブル入力終端を持ったバッファ入力は、フィルタの設計と導入を簡素化します。
- 柔軟なシリアル・ポート・インターフェース(SPI)は、個別のシステム要求を満たすために製品の各種特性と機能を制御します。
- プログラマブルな高速オーバーレンジ検出機能
- 12 mm×12 mmの88ピンLFCSP。
アプリケーション
- 通信関連(広帯域レシーバとデジタル・プリディストーション)
- 計測機器(スペクトラム・アナライザ、ネットワーク・アナライザ、内蔵RFテスト回路)
- DOCSIS 3.x CMTSアップストリーム・レシーバ・パス
- 高速データ・アクイジション・システム
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{{modalTitle}}
{{modalDescription}}
{{dropdownTitle}}
- {{defaultSelectedText}} {{#each projectNames}}
- {{name}} {{/each}} {{#if newProjectText}}
- {{newProjectText}} {{/if}}
{{newProjectTitle}}
{{projectNameErrorText}}
利用上の注意
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。
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ドキュメント
FPGA相互運用性レポート 2
Analog Dialogue 1
製品モデル | ピン/パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
---|---|---|---|
AD9691BCPZ-1250 | 88-Lead LFCSP (12mm x 12mm w/ EP) |
|
|
AD9691BCPZRL7-1250 | 88-Lead LFCSP (12mm x 12mm w/ EP) |
|
- AD9691BCPZ-1250
- ピン/パッケージ図
- 88-Lead LFCSP (12mm x 12mm w/ EP)
- 資料
- HTML Material Declaration
- HTML Reliablity Data
- CADシンボル、フットプリント、および3Dモデル
- Ultra Librarian
- SamacSys
- AD9691BCPZRL7-1250
- ピン/パッケージ図
- 88-Lead LFCSP (12mm x 12mm w/ EP)
- 資料
- HTML Material Declaration
- HTML Reliablity Data
- CADシンボル、フットプリント、および3Dモデル
- Ultra Librarian
- SamacSys
モデルでフィルタ
製品モデル
製品ライフサイクル
PCN
6 26, 2023
- 23_0025
Package Outline Drawing and Data Sheet Revision for Select LFCSP Products in Amkor
AD9691BCPZ-1250
製造中
AD9691BCPZRL7-1250
製造中
モデルでフィルタ
製品モデル
製品ライフサイクル
PCN
6 26, 2023
- 23_0025
Package Outline Drawing and Data Sheet Revision for Select LFCSP Products in Amkor
AD9691BCPZ-1250
製造中
AD9691BCPZRL7-1250
製造中
ソフトウェアおよび製品のエコシステム
製品モデル | 製品ライフサイクル | 詳細 | ||
---|---|---|---|---|
クロック生成デバイス4 |
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最終販売 |
超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
|||
最終販売 |
11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
|||
新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
|||
新規設計に推奨 |
クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応 |
|||
クロック分配器 (クロック・ディストリビューション)3 |
||||
最終販売 |
超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
|||
最終販売 |
11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
|||
新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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ドライバ/ソフトウェアをリクエスト評価用キット 1
EVAL-AD9680
AD9680/AD9234/AD9690 評価用ボード
製品の詳細
AD9680-1000EBZ/AD9234-1000EBZ/AD9690-1000EBZ は、 AD9680-1000 14 ビット、1000MSPS JESD204B、デュアル A/D コンバータ/ AD9234-1000 14 ビット、1000 MSP JESD204B、デュアル A/D コンバータ/ AD9690-1000 14 ビット、500 MSP、1 GSPS JESD204B、A/D コンバータ(ADC)の評価用ボードです。このリファレンス設計により、ADC をさまざまなモードおよび構成で動作させるために必要なサポート回路がすべて提供されます。 ADS7-V2EBZ データ・キャプチャ・カードを直接操作できるように設計されているので、ユーザーはキャプチャされたデータを分析用にダウンロードできます。Visual Analog ソフトウェア・パッケージはデバイスのハードウェアとのインターフェースに使用されるもので、ユーザーフレンドリーなグラフィカル・インターフェースでデータをダウンロードして分析できます。SPI コントローラ・ソフトウェア・パッケージもこのハードウェアと互換性があり、AD9680/AD9234/AD9690 の SPI プログラマブル機能にアクセスできます。 ユーザー・ガイド wiki は、ラボでの性能評価用にデバイスを設定するための技術文書と手順を提供します。
AD9680/AD9234/AD9690 データシートにはデバイスの設定と性能に関する追加情報が記載されています。評価用ボードを使用する際に参照してください。すべての文書および Visual Analog と SPI コントローラは、High Speed ADC Evaluation Boards(高速 ADC 評価用ボード)ページから入手できます。詳細やご質問については、highspeed.converters@analog.com
まで電子メールでお問い合わせください。
- アナログ信号ソースおよびアンチエイリアシング(折返し誤差防止)・フィルタ
- サンプリング・クロック源
- FPGA レシーバー用の REFCLOCK 源
- Windows 7、XP、または Vista 搭載 PC
- USB 2.0 ポート推奨(USB 1.1 互換)
- AD9680-1000EBZ 評価用ボード
- ADS7-V2EBZ FPGA ベースのデータ・キャプチャ・キット