使用集成式宽带DAC和ADC中的多芯片同步功能来确定上电相位

高级系统框图

本测试使用的系统框图如图1所示，其中包含4个集成式DAC/ADC/DSP IC，每个IC包含4个12 GSPS DAC、4个4 GSPS ADC、12个数字上变频器(DUC)和12个数字下变频器(DDC)模块。DUC/DDC支持在数字域中进行频率变换/插值/抽取。外部500MHz时钟信号接到系统板上作为参考时钟，然后使用参考时钟锁定的时钟缓冲器来生成MCS所需的系统参考信号，以及基带处理器(BBP)的数字接口所需的时钟。该系统也包含4个独立的锁相环(PLL)频率合成器，生成所需的12 GHz源，根据共同的参考时钟为每一个数字转换器IC提供时钟信号。RF前端与每个数字转换器输出/输入连接，生成经过滤波和放大的信号，在前端和由终端启动的RF连接器之间传输。采用完整的电源分布解决方案。系统所需的所有电压都从一个12 V电源生成。所有发射信号都在板底部传输，所有接收信号则在板顶部传输，以实现最优的通道间隔离。

子阵列时钟树结构

如前所述，子阵列时钟树包含一个500 MHz参考源，该源被分割并发送给四个独立的PLL频率合成器IC的参考输入，具体如图1所示。这个500 MHz信号也被耦合(10 dB)和放大，并被发送至另一个时钟缓冲器IC，该时钟缓冲器生成数字接口所需的系统参考时钟(SYSREFs)和BBP时钟。这个时钟树需要达成三个目标，这是因为：

它允许单个通道SYSREF发生延迟，以调整IC之间的走线长度不匹配。
允许实施单个PLL/频率合成器相位调整，从而确保跨越各个数字转换器IC时钟源进行同步，以补偿系统中的任何感应热梯度。
使用户能够满足必要的对数字转换器IC的建立-保持要求。

上述的时钟树IC展示了可以利用这些芯片中的数字和模拟延迟模块来修正软件和/或硬件中的各种板布局异常。时钟树可以在每个IC相同的采样时钟周期内为所有需要的IC提供SYSREF脉冲。

基带处理器的数字接口

这4个数字化IC分别与BBP建立一个JESD204B或JESD204C数字链路接口。^1,2 这个接口用于通过物理走线(SERDES)，向BBP传输ADC和DAC代码。这个接口使用的差分SERDES走线的数量被称为此链路的通道数(L)。通过链路发送的转换器位分辨率被标记为N'。数据信道（也被称为转换器）的数量被标记为M。对于本文中显示的结果，其中使用了JESD204C链路，DAC一侧链路的M = 16，N' = 16，L = 4，ADC一侧链路的M = 8，N' = 16，L = 2。

在数字转换器IC和BBP之间发射和接收数据的速率被称为通道速率。硅芯片上的DSP模块（即DDC/DUC）允许用户按照与物理通道不同的数据发送速率在数字转换器上采样。所以，通道速率由每个数据路径上的数字抽取/插入数据速率决定。为此，我们使用250 MSPS I/Q数据速率。对于JESD204C接口，通道速率被定义为：

Equation 1

对于JESD204B接口，通道速率则被定义为：

Equation 2

对于本文显示的结果，对应的ADC和DAC侧JESD204C链路的通道速率均为16.5 Gbps。

可以在不同的子类中建立每个JESD204B/JESD204C链路。我们根据是否需要多芯片同步或确定性延迟来区分这些子类。所以，显示的数据使用JESD204C子类1模式，并使用SYSREF信号来对齐在系统的多个链路中发射的数字数据部分。更具体一点，在这个JESD204C子类1模式中，SYSREF信号被用于对齐本地扩展多块时钟(LEMC)，该时钟的发射速率如下：

Equation 3

其中F为每通道每JESD帧的八字节数，K为每个多帧的帧数。其中，F = 8，K = 32，所以使用7.8125 MSPS这个LEMC速率。我们需要知道这个LEMC速率，这非常重要，因为任何成功的MCS路径都需要展示：不是LEMC速率的整数倍的RF频率可以实现确定性的上电相位。

多芯片同步方法

在这个系统中，宽带集成式ADC/DAC IC提供MCS电路，在所有发射和接收RF通道上实现上电确定性相位，即使在IC中使用DUC/DDC DSP模块时也是如此。这个MCS功能使得用户能够在工厂校准期间填充查询表(LUT)，以最大限度减少运行停机时间。成功的MCS演示需要能够在所有尝试使用的RF频率、热梯度和系统供电周期下，在系统的所有通道中提供确定性相位。

集成式ADC/DAC IC包含12个DUC模块和12个DDC模块，具体如图1所示。这些模块都包含插入(DUC)或抽取(DDC)子模块，分别用于改变DAC数字输入信号或ADC数字输出信号的数据速率。每个DUC/DDC中还包含一个复杂的数字控制振荡器(NCO)，用于在数字域内进行频率转换。这每一个NCO都能够实时进行复杂的相位调整，从而更改DAC/ADC和BBP之间的数字信号，以此来补偿各种SERDES线路长度不匹配。

这些ADC/DAC IC的MCS功能用于在数字转换器IC数据路径的各个方面实现相位确定性。用于实现MCS的工作流程如图2所示。

MCS算法可以分为两个单独的函数：

单次采样同步：这个功能用于对齐子阵列系统中的所有数字转换器IC物理通道中发送的基带数据。
NCO主机-从机同步：这个功能用于对齐子阵列系统中的各个数字转换器IC中的所有NCO。

单次采样同步功能首先要求用户定义JESD链路参数（例如M、N'、L等），然后为所需的SYSREF平均配置同步逻辑（如果使用连续SYSREF脉冲）。此外，所需的LEMC延迟可用于强制在SYSREF边沿之后以一个特定的延迟去生成LEMC。此操作完成后，用户需启用各个数字转换器IC中的单次采样同步位，然后要求在同一个时钟周期内将SYSREF脉冲发送给各个IC，具体如图3所示。对于这个系统，在时钟缓冲器IC中采用了模拟精细延迟，能够使同步的SYSREF到达所有的数字转换器IC。可以实施后续检查，验证是否成功执行单次采样同步过程：向各个IC中的寄存器实施查询，这些IC提供有关SYSREF信号和各个IC链路LEMC边界之间的相位关系信息。如果测量到稳定相位（即：SYSREF-LEMC相位寄存器的读数为0），用户便知道所有数字转换器IC的LEMC是对齐的，那么用户可开始执行NCO主机-从机同步过程。所以，在芯片制造商提供的应用编程接口(API)中，会包含所描述的单次采样同步子任务。

图3. MCS算法使用SYSREF信号来执行单次采样同步，使用GPIO信号来执行NCO主机-从机同步，以实现确定性相位。

NCO主机-从机同步功能首先分配子阵列中的一个数字转换器IC来作为主机芯片，具体如图3所示。所有其他数字转换器都被用作从机IC。主机IC设置之后，该器件的GPIO0引脚被配置为输出，并路由至三个从机数字转换器IC的GPIO0网络。从机GPIO0网络被配置为输入。然后，用户可以选择触发SYSREF脉冲、LEMC上升沿或LEMC下降沿。对于本文中显示的数据，LEMC上升沿被用作NCO主机-从机同步触发源，GPIO网络通过BBP路由，而不是在子阵列上本地路由。接下来，对DDC同步位进行由低到高的切换，以配置ADC一侧的NCO同步算法。同样，对微处理器对齐位实施由低到高的切换，以配置DAC一侧的NCO同步算法。

请求进行这种触发时，在下一个LEMC上升沿，作为主机的数字转换器IC判断其GPIO0端口网络输出高电平主机信号。这个信号传输至各个从机的GPIO0输入。在下一个LEMC沿，所有数字转换器IC都会采用NCO复位算法。之后，在涉及NCO主机-从机同步算法时，LEMC脉冲都被忽略。对于单次采样同步，这些NCO主机从机同步子任务都包含在API功能中，以便用户使用。

使用单次采样同步和NCO主机-从机同步功能将输入对齐到每个DDC/DUC，如此，在经过多个上电周期后，每个接收和发射通道仍可采用同样的输出相位偏移，具体如图4所示。图4中的数据显示了每个接收和发射通道处理器在超过100个功率周期中的校准相位偏移（用多个实心点表示），在每次重启期间，系统都在静态热梯度下运行。

图4. 在执行MCS算法时，接收微小DDC（左）和发射微小DUC（右）都正确对齐。

从图中显示的多个点可以看出，在上电周期后，给定的DDC/DUC各个颜色的点都紧密聚合在同一位置，从而描述这个特定通道的确定性相位。对于此测试中的数据，所有8个通道处理器DUC都用在发射侧，但8个通道处理器DDC中只使用了4个。但是，已经确认在同时使用MCS算法时，所有8个通道处理器DDC都提供确定性相位。

如果PLL频率合成器采样时钟和时钟IC SYSREF在启动时保持同样的相位关系，那么在启动时发布此算法会为每个通道建立确定性相位。但是，所有系统都会经历热梯度，这会导致出现PLL时钟偏移，如果不进行补偿，则会产生不同的上电相位。为了补偿系统内的热梯度偏移，该平台采用了PLL频率合成器相位调整。

PLL频率合成器相位调整

之所以选择所选的PLL频率合成器IC，是为了将相关的采样时钟相位调整注入每个数字转换器IC。我们通过创建一个反馈机制，确保每个数字转换器IC的首个发射通道都与首个数字转换器IC的首个发射通道相位对齐，以此补偿热偏移，以及采样时钟和各个IC的SYSREF之间的PLL相位偏移。为了实现这个反馈回路，每个IC的首个发射通道都输出一个信号，将自己与其他发射通道区分开来，具体如图5所示。这4个信号组合在一起并发送至共同的接收器，在这个系统中，它被标记为Rx0。

获得所有接收通道的同时接收数据，这使得用户能够采用交互相关技术，并确定这四个发射通道之间的复杂相位偏移Φ_TxOffset。PLL频率合成器IC中包含一个压控振荡器(VCO)，按频率ƒ_{VCO_PLL}运行。

然后，将测量的相位偏移Φ_TxOffset与所需的PLL相位调整Φ_{PLL_Adj}和RF频率ƒ_carrier关联起来，使得：

Equation 4

通过使用这个公式，可以使用一个新的已知量来调节PLL频率合成器相位，在所有数字转换器IC之间建立适用于所有功率周期的通用发射基线，具体如图6所示。图6中所示的每个通道的开环对应第一个供电周期，而所有其他实心点对应后续的功率周期。从图中可以看出，所有数字转换器IC的首个（和第二个）通道处理器的校正发射相位偏移都是相位对齐的。在这种情况下，每个数字转换器IC的第二个通道处理器也是对齐的，因为系统中的每个DAC都使用了两个通道处理器。

所以，如果在MCS路径（在前面部分讨论过）之前添加这个PLL频率合成器相位调整步骤，会迫使系统采用相同的采样时钟SYSREF相位关系（表现为所有数字转换器IC的发射对齐基线），从而在系统的所有感应热梯度中创建确定性相位。图7显示，可以通过每个PLL频率合成器芯片上的温度测量单元(TMU)来测量感应热梯度。从图7左下角的蓝色痕迹可以看出，通过对系统应用不同的风扇气流，会使平台上出现很大的温度差异。然而，对每个IC使用PLL相位调整可以证明，无论对板应用哪种气流，当强制要求每个数字转换器IC的首个发射通道处理器彼此对齐时，每个接收和发射通道的校准NCO相位偏移是确定的。这是通过观察图7中最上面两幅图中紧密聚合在一起的相同颜色的点来揭示的，尽管在不同的供电周期中，对板应用的热梯度是不同的。

图7. 组合使用MCS功能和PLL相位调整功能，可以展示所有接收和发射通道的上电相位确定性，无论平台上使用哪种热梯度。

图7右下角显示的是轮询数字转换器IC寄存器，它显示了在应用PLL频率合成器相位偏移之后测量得出的SYSREF-LEMC相位关系。从图左下角的橙色痕迹可以看出，PLL频率合成器相位调整可以充分补偿在不同的感应热梯度下测得的非零SYSREF相位。

我们测量了多种频率，它们都展示了确定性的接收和发射相位。本文选择的特定频率如图8所示，之所以选择这些频率，是为了在使用参考时钟或LEMC的非整数倍时，在许多感应热梯度上展示MCS。

f_RF(GHz)	f_RxNCO(GHz)	f_TxNCO(GHz)	接收侧的LEMC倍数	发射侧的LEMC倍数
3	1	3	128	348
3.0078125	0.9921875	3.0078125	127	345
3.01	0.99	3.01	126.72	385.28
3.1	0.9	3.1	115.2	396.8
3.125	0.875	3.125	112	400
3.25	0.75	3.25	96	416
3.5	0.5	3.5	64	448

图8. 本文使用的RF频率被用来展示广泛的时钟源上的MCS功能，包括参考时钟和LEMC的非整数倍数。

多个子阵列的可扩展性

本文所示的数据主要侧重子阵列级别的MCS性能，但是还需要确保这些同步功能可以在更大的阵列级别，以及跨越多个子阵列实现。为了实现更高级别的同步，需要采用一个阵列级别的时钟树来确保对每个子阵列（如图1所示）的SYSREF请求能够同时到达每个子阵列的时钟缓冲器IC。然后，根据这个标准，每个子阵列可以按照之前所述发出所需的SYSREF和BBP时钟，这样，这些信号可以在更大阵列的同一个采样时钟周期内到达子阵列数字转换器IC和BBP。这种阵列级时钟树要求分配到每个子阵列的时钟具有延时调整模块，以对每个下游子阵列时钟芯片IC进行同步SYSREF请求分配。通过这种方式，使连接到多个子阵列的多个BBP最终实现同步。

系统级校准算法

虽然前面部分所显示的MCS算法确实为每个接收和发射通道提供了上电确定性相位，但由于各通道的RF前端走线长度不同，所以在RF域中的所有通道内，这些相位并非是相位对齐的。所以，虽然MCS算法确实能简化阵列校准过程，但仍然需要实施系统级校准程序，以对齐系统的每个RF通道相位。

所以，除了执行MCS算法外，还有必要开发一种有效的系统级校准算法。本文采用的系统级校准方法采用了特定的基带波形，且完全独立，无需使用任何外部设备。本文中描述的系统能够将独立的基带波形注入平台上的各个通道处理器。利用这种功能，将每个发射通道处理器由一个周期脉冲组成的基带波形注入子阵列，具体如图9左下部分所示。所以，每个发射通道处理器只输出一个脉冲。但是，波形在所有发射通道处理器中是交错的，所以在整个系统中，一次只能输出一个单周期脉冲。所有发射通道处理器的输出在RF域中合并，然后分裂并发回至所有接收通道，具体如图9顶部的图所示。最后，对所有接收通道实施同步接收数据采集，并将数据保存至4096x16矩阵，其中4096表示从所有16个接收通道采集的样本大小。

之后，沿着第一列（与Rx0对应）对该数据实施分析，以找到Tx0通道处理器脉冲，具体如图9右下部分最上方的子图所示。在确定了Tx0脉冲之后，即可知道所有其他脉冲的位置，计算各个脉冲上升沿的复杂相位，并保存至1x16向量中，该向量与整个系统所有发射通道中的测量相位偏移对应。获取这些信息之后，即可使用Tx0作为基线参考，并基于测量得出的偏移来更改所有发射通道的复杂相位。

与此类似，因为相同的组合信号被发送至所有接收通道，所以会沿这矩阵横向分析该数据（在所有接收通道中查看）。然后根据Rx0测量所有接收通道的复杂相位，并保存至与系统的测量接收相位偏移对应的1x16向量。然后，在整个子阵列中调整接收NCO复杂相位，以根据Rx0让所有通道保持相位对齐，具体如图10中所有16个接收通道的同相(I)和正交相位(Q) ADC代码所示。我们可能注意到，虽然图10中的图让所有通道实现相位对齐，但并不需要所有通道对实现幅度对齐。但是，通过使用这些数字转换器IC目前配有的片内有限脉冲响应(FIR)滤波器，可以跨所有通道交替实现幅度和相位对齐，无需分配高功耗FPGA资源即可实现同样的结果。

图10. 在MCS和独立的系统级校准算法的帮助下，实现16通道接收I&Q相位对齐。

这种系统级校准算法目前在MATLAB^®中实现，完成校准大约需要3秒。但是，如果使用硬件描述语言(HDL)实现，则校准时间可以进一步缩短，同时保持完全独立的算法。此外，在使用MCS算法时，如果在启动时已知系统频率和振幅，那么用户可以从查询表加载相位偏移值，而无需执行这种系统级校准方法中描述的测量过程。在这种情况下，可以使用系统级校准方法来填充在工厂校准期间保存至查询表中的相位偏移值。

结论

我们使用4个ADI AD9081 MxFE^™ IC作为子阵列的主干来演示成功的MCS过程。使用4个 ADF4371 PLL频率合成器中的相位调整模块来帮助补偿平台的热梯度。使用1个 HMC7043 时钟IC来分配JESD204C接口所需的SYSREF和BBP时钟。AD9081中的MCS算法可以帮助简化系统级校准，并为系统中的多个频率和热梯度提供上电确定性相位。此外，还提出了一种有效的系统级校准算法，该算法用于在工厂校准期间填入LUT，从而大大缩短系统启动时间。此平台如图11所示，被称为Quad-MxFE。该系统可从ADI公司购买。此器件适用于任何相控阵雷达、电子战、仪器仪表或5G平台中的任何多通道系统。