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特性
- 低功耗：每通道88 mW（TGC模式，40 MSPS）；
每通道32 mW（CW模式） - 10 mm × 10 mm、144-ball CSP-BGA封装
- TGC通道折合到输入端噪声：1.3 nV/√Hz，最大增益
- 灵活的省电模式
- 可从低功耗待机模式快速恢复：<2 μs
- 过载恢复：<10 ns
- 等效输入端噪声：1.25 nV/√Hz，增益= 21.3 dB
- 可编程增益：15.6 dB/17.9 dB/21.3 dB
- 0.1 dB压缩：1000 mV p-p/750 mV p-p/450 mV p-p
- 双模式有源输入阻抗匹配
- 带宽(BW)：>50 MHz
- 衰减器范围：-45 dB至0 dB
- 后置放大器增益(PGA)：21 dB/24 dB/27 dB/30 dB
- 线性dB增益控制
- 可编程二阶LPF范围：8 MHz至18 MHz
- 可编程HPF
- 信噪比(SNR)：70 dB（12位，最高65 MSPS）
- 串行LVDS（ANSI-644，低功耗/减少信号）
- 独立可编程相位旋转
- 每通道输出动态范围：>158 dBc/√Hz
- 折合到输出端信噪比：153 dBc/√Hz，1 kHz偏移，−3 dBFS
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每个通道均具有45 dB的可变增益范围、完全差分信号路径、有源输入前置放大器终端、最大51 dB的增益以及转换速率高达65 MSPS的ADC。通道专门针对动态范围与低功耗而优化，适合要求小封装尺寸的应用。
LNA具有单端转差分增益，可以通过SPI进行选择。增益为21.3 dB时，LNA输入噪声典型值为1.3 nV/¡ÌHz；在最大增益下，所有通道的折合到输入端噪声为1.3 nV/¡ÌHz。假设噪声带宽为15 MHz且LNA增益为21.3 dB，则输入信噪比(SNR)约为88 dB。在CW多普勒模式下，各LNA输出驱动一个I/Q解调器。各解调器具有16种相位设置，可以通过SPI实现独立可编程相位旋转。
AD9278要求采用LVPECL/CMOS/LVDS兼容型采样速率时钟信号，以便充分发挥其工作性能。对于大多数应用来说，无需外部基准电压源或驱动器件。
为获得合适的LVDS串行数据速率，该ADC会自动倍乘采样速率时钟。它提供一个数据时钟(DCO±)用于在输出端捕获数据，以及一个帧时钟(FCO±)触发器用于发送新输出字节信号。
各通道可单独进入掉电模式，从而延长便携式应用的电池使用时间。利用待机模式选项可以快速上电，以便开机重启。以CW多普勒模式工作时，VGA、AAF和ADC均进入掉电模式。TGC路径的功耗与可选ADC速度功耗模式成正比。
ADC内置多种功能特性，例如可编程时钟、数据对准、生成可编程数字测试码等，可使器件的灵活性达到较佳、系统成本降至较低。数字测试码包括内置的固定码和伪随机码，以及通过串行端口接口输入的用户自定义测试码。
AD9278采用先进的BiCMOS工艺制造，提供10 mm × 10 mm、符合RoHS标准的144引脚BGA封装，额定温度范围为−40°C至+85°C工业温度范围。
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产品技术资料帮助
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参考资料
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| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD9278BBCZ |
144-Ball CSPBGA (10mm x 10mm x 1.4mm)
|
|
- AD9278BBCZ
- 引脚/封装图-中文版
-
144-Ball CSPBGA (10mm x 10mm x 1.4mm)
- 文档
-
HTML
Material Declaration
-
HTML
Reliablity Data
- CAD 符号，脚注和 3D模型
-
Ultra Librarian
-
SamacSys
根据型号筛选
产品型号
产品生命周期
PCN
6月 29, 2012
- 12_0139
AD9278 Silicon Revision
AD9278BBCZ
量产
根据型号筛选
产品型号
产品生命周期
PCN
6月 29, 2012
- 12_0139
AD9278 Silicon Revision
软件和型号相关生态系统
| 部分模型 | 产品周期 | 描述 | ||
|---|---|---|---|---|
|
单端转差分放大器2 |
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|
量产 |
低失真差分ADC驱动器 |
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推荐新设计使用 |
低功耗差分ADC驱动器 |
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单通道模数转换器1 |
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|
量产 |
18位、1 MSPS PulSAR® 7.0 mW ADC，采用MSOP或QFN封装 |
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|
低噪声运算放大器(≤ 10nV/√Hz)2 |
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|
推荐新设计使用 |
1 nV/√Hz、低功耗、轨到轨输出放大器 |
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|
推荐新设计使用 |
1 nV/√Hz、低功耗运算放大器 |
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|
时钟产生器件3 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出 |
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|
推荐新设计使用 |
1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出 |
|||
|
时钟分配器件5 |
||||
|
推荐新设计使用 |
800 MHz时钟分配IC，分频器，延迟调整，三路输出 |
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|
推荐新设计使用 |
1.6 GHz时钟分配IC、分频器、延迟调整、3路输出 |
|||
|
推荐新设计使用 |
1.6 GHz时钟分配IC，分频器，延迟调整，两路输出 |
|||
|
推荐新设计使用 |
1.8 V、6 LVDS/12 CMOS输出低功耗时钟扇出缓冲器 |
|||
|
推荐新设计使用 |
采用SiGe工艺的6 LVPECL输出时钟扇出缓冲器 |
|||
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申请驱动/软件评估套件 2
HSC-ADC-EVALCZ
基于FPGA的数据采集套件
产品详情
HSC-ADC-EVALCZ高速转换器评估平台使用基于FPGA的缓冲存储器板，采集来自ADI高速模数转换器(ADC)评估板的数字数据块。该板通过USB端口连接到PC，并与VisualAnalog®软件配合使用来快速评估高速ADC的性能。该评估套件设置简单。所需的额外设备包括ADI高速ADC评估板、信号源和时钟源。一旦连接该套件并上电，PC便立即开始评估。
资料
软件
ZIP
29.79 M
ZIP
ZIP
EVAL-AD9278
AD9278 评估板
产品详情
工具及仿真模型 1
Visual Analog
