在 ADI 中国在线商城下单采购需要注意哪些事项呢？
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HMC7044
推荐用于新设计带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器
- 产品模型
- 2
产品详情
- 超低rms抖动： 典型值：44 fs（12 kHz至20 MHz，2457.6 MHz）
- 噪底： −156 dBc/Hz (2457.6 MHz)
- 低相位噪声： −141.7 dBc/Hz（800 kHz时，983.04 MHz输出）
- PLL2最多提供14路LVDS、LVPECL或CML型器件时钟(DCLK)
- CLKOUTx/CLKOUTx和SCLKOUTx/SCLKOUTx最高频率达3200 MHz
- JESD204B兼容系统参考(SYSREF)脉冲
- 25 ps模拟延迟和½ VCO周期数字延迟，14个时钟输出通道各自都能对延迟进行编程
- 相位噪声与功耗的关系可通过SPI编程
- SYSREF有效中断可简化JESD204B同步
- 窄带、双核VCO
- 最多2个缓冲压控振荡器(VCXO)输出
- LVDS、LVPECL、CMOS和CML模式下最多4个输入时钟
- 频率保持模式可保持输出频率
- 信号丢失(LOS)检测和无中断参考切换
- 4个GPIO报警/状态指示器，可确定系统健康程度
- 支持最高6000 MHz的外部VCO输入
- 片内稳压器提供出色的PSRR
- 68引脚、10 mm × 10 mm LFCSP封装
HMC7044是一款高性能双环路整数N分频抖动衰减器，能够选择参考并生成超低相位噪声的频率，支持配有并行或串行（JESD204B型）接口的高速数据转换器。 HMC7044具有两个可通过SPI选择的整数模式PLL和交叠的片内VCO，调谐范围分别达2.5 GHz和3 GHz。 该器件旨在满足GSM和LTE基站设计的要求，并通过多种时钟管理和分配特性来简化基带和无线电卡时钟树的设计。 HMC7044提供14路低噪声且可配置的输出，可以灵活地与许多不同器件接口，包括数据转换器、现场可编程门阵列(FPGA)和混频器本振(LO)。
HMC7044的DCLK和SYSREF时钟输出可配置来支持CML、LVDS、LVPECL和LVCMOS等信号标准，不同的偏置设置则可抵消变化的板插入损耗。
应用- JESD204B时钟产生
- 蜂窝基础设施（多载波GSM、LTE、W-CDMA）
- 数据转换器时钟
- 微波基带卡
- 相控阵参考分配
参考资料
数据手册 1
用户手册 1
技术文章 2
视频 3
产品选型指南 1
器件驱动器 1
思想领导力 1
模拟对话 3
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| HMC7044LP10BE | 68-Lead QFN (10mm x 10mm w/ EP) | ||
| HMC7044LP10BETR | 68-Lead QFN (10mm x 10mm w/ EP) |
| 产品型号 | 产品生命周期 | PCN |
|---|---|---|
|
8月 2, 2021 - 21_0135 HMC7044 Data Sheet Revision. |
||
| HMC7044LP10BE | 量产 | |
| HMC7044LP10BETR | 量产 | |
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