AD9697
推荐用于新设计14 位 1300 MSPS JESD204B 模数转换器
- 产品模型
- 2
概述
- JESD204B（子类 1）编码串行数字输出
- 线速高达 16 Gbps
- 1300 MSPS 时总功率为 1.01 W
- 172 MHz 时 SNR = 65.6 dBFS（1.59 V p-p 输入范围）
- 172.3 MHz 时 SFDR = 78 dBFS（1.59 V p-p 输入范围）
- 噪声密度
- −153.9 dBFS/Hz（1.59 V p-p 输入范围）
- −155.6 dBFS/Hz（2.04 V p-p 输入范围）
- 0.95 V、1.8 V 和 2.5 V 电源供电
- 无失码
- 内部 ADC 基准电压源
- 灵活的输入范围
- 1.36 V p-p 至 2.04 V p-p（典型值为 1.59 V p-p）
- 2 GHz 可用模拟输入全功率频宽
- 用于高效 AGC 实施的幅度检测位
- 4 个集成式数字降频器
- 48 位 NCO
- 可编程抽取率
- 差分时钟输入
- SPI 控制
- 具有除以 2 和除以 4 选项的整数时钟
- 灵活的 JESD204B 线配置
- 片内抖动，可提高微弱信号线性度
AD9697 是一款 14 位单通道 1300 MSPS 模数转换器 (ADC)。该器件具有片内缓冲器和采样保持电路，确保实现较低的功耗、较小的封装尺寸和出色的易用性。该产品经过专门设计，支持那些可对高达 2 GHz 的宽频模拟信号进行直接采样的通信应用场合。ADC 输入的 −3 dB 频宽为 2 GHz。AD9697 经过了全面优化，采用小巧紧凑的封装，可以提供宽泛的输入带宽、快速的采样速率、卓越的线性度以及较低的功耗。
ADC 内核采用具有集成式输出纠错逻辑的多级差分流水线架构。ADC 采用宽带宽输入，支持各种用户可选的输入范围。集成基准电压源简化了设计考虑事项。模拟输入和时钟信号是差分输入。ADC 数据输出通过交叉复用器从内部连接到四个数字降频器 (DDC)。每个 DDC 包括多个信号处理级：48 位变频器（数控振荡器 (NCO)），以及抽取滤波器。NCO 允许在通用输入/输出 (GPIO) 引脚上选择多达 16 个预置频段，或使用相干快速跳频机制选择频段。通过串行端口接口 (SPI) 可编程配置文件，可以在多种 DDC 模式之间选择 AD9697 的操作模式。
除了 DDC 模块外，AD9697 还配备了其他多种功能以简化通信接收器中的自动增益控制 (AGC) 功能。通过使用 ADC 的寄存器 0x0245 中的快速检测控制位，可编程阈值检测器可以监测传入信号的功率。如果输入信号电平超过可编程阈值，快速检测指示器会变高。由于此阈值指示器具有较低的延迟，用户可以迅速调低系统增益，从而避免 ADC 输入处出现超范围状态。除了快速检测输出功能外，AD9697 还具有信号监测能力。信号监测模块提供正由 ADC 数字化的信号的附加信息。
用户可以根据 DDC 配置和接收逻辑器件的可接受线速，使用单线、双线或四线配置基于子类 1 JESD204B 的高速串行化输出。此外，还通过 SYSREF± 和 SYNCINB± 输入引脚支持多器件同步。
AD9697 还提供了灵活的功耗减低选项，可以在必要时大幅度降低功耗。所有这些功能均可通过一个 3 线 SPI 和/或 PDWN/STBY 引脚进行编程。
AD9697 采用 64 引脚无铅 LFCSP 封装，可在 −40°C 至 +105°C 的结温 (TJ) 范围内工作。本产品可能受一项或多项美国或国际专利的保护。
请注意，在整个数据手册中，多功能引脚 FD/GPIO1 可能使用引脚全称或引脚的单一功能指代，例如 FD（当仅与该功能相关时）。
产品亮点
- 低功耗
- JESD204B 支持高达 16 Gbps 的线速
- 宽泛的全功率带宽支持对高达 2 GHz 的信号进行中频 (IF) 采样
- 缓冲的输入可简化滤波器设计和实施
- 四个集成宽带抽取滤波器和 NCO 模块支持多频段接收器
- 可编程的快速超范围检测
- 用于系统热量管理的片内温度二极管
应用
- 通信
- 分集多频段、多模数字接收器 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE
- 通用软件无线电
- 超宽频卫星接收器
- 仪器仪表
- 示波器
- 频谱分析仪
- 网络分析仪
- 集成式 RF 测试解决方案
- 雷达
- 电子支持措施、电子对抗措施和电子反对抗措施
- 高速数据采集系统
- DOCSIS 3.0 CMTS 上行接收路径
- 混合光纤同轴数字反向路径接收器
- 宽频数字预失真
参考资料
ADI 始终高度重视提供符合最高质量和可靠性水平的产品。我们通过将质量和可靠性检查纳入产品和工艺设计的各个范围以及制造过程来实现这一目标。出货产品的“零缺陷”始终是我们的目标。查看我们的质量和可靠性计划和认证以了解更多信息。
| 产品型号 | 引脚/封装图-中文版 | 文档 | CAD 符号，脚注和 3D模型 |
|---|---|---|---|
| AD9697BCPZ-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) | ||
| AD9697BCPZRL7-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) |
这是最新版本的数据手册
软件资源
Evaluation Software 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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硬件生态系统
| 部分模型 | 产品周期 | 描述 |
|---|---|---|
| 扇出缓冲器和分路器 2 | ||
| LTC6955 | 最后购买期限 | 超低抖动 7.5GHz 11 输出扇出缓冲器系列 |
| HMC7043 | 推荐用于新设计 |
高性能、3.2 GHz、14输出扇出缓冲器 |
| 时钟IC 5 | ||
| LTC6951 | 最后购买期限 | 具集成型 VCO 的超低抖动、多输出时钟合成器 |
| LTC6952 | 最后购买期限 | 具有 11 个输出并支持 JESD204B / JESD204C 协议的超低抖动、4.5GHz PLL |
| HMC7044 | 推荐用于新设计 | 带JESD204B接口的高性能、3.2 GHz、14路输出抖动衰减器 |
| AD9528 | 推荐用于新设计 | 提供14路LVDS/HSTL输出的JESD204B/JESD204C时钟发生器 |
| LTC6953 | 最后购买期限 | 具有 11 个输出并支持 JESD204B/JESD204C 协议的超低抖动、4.5GHz 时钟分配器 |
工具及仿真模型
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
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