AD6676
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製品モデル
1
1Ku当たりの価格
最低価格:$186.18
特長
- 高い瞬時ダイナミック・レンジ
- 低ノイズ指数(NF): 13dB
- 低ノイズ・スペクトル密度(NSD): −159 dBFS/Hz
- IIP3: 最大 36.9 dBm(スプリアス・トーン): <-99 dBFS)
- 調整可能バンドパス Σ-Δ A/D コンバータ(ADC)
- 信号帯域幅: 20 MHz ~ 160 MHz
- IF 中心周波数: 70 MHz ~ 450 MHz
- 設定可能な入力フルスケール・レベル: -2 dBm ~ -14 dBm
- 駆動が容易な抵抗性 IF 入力
- ゲイン平坦度: 1 dB @ 帯域外ピーキング 0.5 dB以下
- エイリアス除去: 50 dB 以上
- ADCのクロック・レート: 2.0 GSPS ~ 3.2 GSPS
- オンチップ PLL クロック逓倍器
- 16ビット I/Q レート: 最大 266 MSPS
- デジタル信号処理を内蔵
- NCO と直交デジタル・ダウン・コンバータ(QDDC)
- デシメーション係数は12、16、24、32から選択可能
- 自動ゲイン(AGC)制御機能有り
- スパン27 dB 、ステップ1dBの減衰器を内蔵
- 設定可能なAGCデータポートを介した高速減衰器制御
- プログラマブル・スレシュホールドを備えたピーク検出フラッグ
- シングル・レーン又はデュアル・レーンのJESD204Bに対応
- 低消費電力:1.20 W
- 電源:1.1 V と 2.5 V
- TDD 省電力:最大60%
- 4.3 mm × 5.0 mm WLCSP
製品概要
AD6676は70MHz~450MHzの中間周波数(IF)を中心とする最大160MHz幅の無線周波数(RF)帯域をデジタル化できる高集積度IFサブシステムです。従来のナイキストIFサンプリングADCとは違い、AD6676は帯域に特定したIF SAWフィルタとゲイン段の要求を軽減するために高いオーバーサンプリング比をもった調整可能なバンドパスΣ-Δ ADCを採用しているので、広帯域無線レシーバの回路構成を大幅に簡略化できます。オンチップ直交デジタル・ダウン・コンバータの後段の選択可能なデシメーション・フィルタは複雑なデータレートを62.5MSPS~266.7MSPSの間の扱い易いレートに低減します。16ビット複素出力データは最大5.333Gbpsのラインレートに対応するシングル・レーン又はデュアル・レーンのJESD204Bインターフェースを介してホストに転送されます。
アプリケーション
- 広帯域携帯電話インフラ機器
- ポイントtoポイント・マイクロウェーブ装置
- 工業用
- スペクトラム・アナライザと通信解析装置
- ソフトウェア定義による無線
Sample orders for small quantities may be coordinated by contacting highspeed.converters@analog.com.
※英語でお問い合わせください。
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よく聞かれる質問(FAQ)
製品モデル
1
1Ku当たりの価格
最低価格:$186.18
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AD6676
資料
12
Filters
1つが該当
すべて
すべて
ユーザ・ガイド
1
情報
3
HTML
更新 02/14/2015
English
HTML
更新 02/14/2015
中国語
HTML
更新 03/06/2015
日本語
技術記事
7
HTML
更新 03/01/2015
English
HTML
更新 11/01/2014
English
HTML
更新 11/01/2014
中国語
HTML
更新 02/01/2016
English
HTML
更新 07/01/2016
中国語
HTML
更新 06/01/2017
English
HTML
更新 06/01/2017
中国語
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利用上の注意
アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。
なお、日本語版のデータシートは基本的に「Rev.0」(リビジョン0)で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」(Rev.G)と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。
ドキュメント
技術資料
7
データシート 1
ユーザ・ガイド 1
技術記事 4
情報 1
参考資料 7
デバイス・ドライバ 2
FPGA相互運用性レポート 2
ビデオ
3
設計リソース 1
製品モデル | ピン/パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
---|---|---|---|
AD6676BCBZRL | 80-Ball WLCSP (4.29mm x 5.04mm) |
|
- AD6676BCBZRL
- ピン/パッケージ図
- 80-Ball WLCSP (4.29mm x 5.04mm)
- 資料
- HTML Material Declaration
- HTML Reliablity Data
- CADシンボル、フットプリント、および3Dモデル
- Ultra Librarian
- SamacSys
PCN/PDN情報
モデルでフィルタ
製品モデル
製品ライフサイクル
PCN
3 13, 2018
- 18_0042
AD6676 Assembly Bumping Site Transfer from Amkor to TSMC
AD6676BCBZRL
製造中
モデルでフィルタ
製品モデル
製品ライフサイクル
PCN
3 13, 2018
- 18_0042
AD6676 Assembly Bumping Site Transfer from Amkor to TSMC
ソフトウェアおよび製品のエコシステム
ソフトウェア 2
デバイス・ドライバ
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コンパニオン製品 7
製品モデル | 製品ライフサイクル | 詳細 | ||
---|---|---|---|---|
LO内蔵RFミキサー1 |
||||
製造中止 |
700 MHz to 2700 MHz RX Mixer with Integrated IF DGA, Fractional-N PLL, and VCO |
|||
ゲイン・ブロック2 |
||||
製造中 |
RF/IFゲイン・ブロック、15dBゲイン、20MHz~6GHz |
|||
製造中 |
RF/IFゲイン・ブロック、20dBゲイン、20MHz~6GHz |
|||
シングル/ダブル/トリプル・バランスド・ミキサー1 |
||||
新規設計に推奨 |
アクティブ・ミキサー、10MHz~6GHz、高IP3 |
|||
フラクショナル N PLL1 |
||||
新規設計に推奨 |
マイクロウェーブ広帯域シンセサイザ、VCO内蔵 |
|||
正電圧のリニア電圧レギュレータ(LDO)2 |
||||
新規設計に推奨 |
電圧レギュレータ、デュアル、300mA出力調整可能、低ノイズ、高PSSR |
|||
製造中 |
ロー・ドロップアウト・レギュレータ(LDO)、800mA、低入力電圧 |
評価用ソフトウェア 2
JESD204x Frame Mapping Table Generator
Info:False
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
JESD204 Interface Framework
Info:False
Integrated JESD204 software framework for rapid system-level development and optimization
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ドライバ/ソフトウェアをリクエスト評価用キット 1
EVAL-AD6676
AD6676 Evaluation Board
製品の詳細
The AD6676EBZ supports the AD6676 highly integrated IF subsystem that can digitize radio frequency (RF) bands up to 160 MHz in width centered on an intermediate frequency (IF) of 70 MHz to 450 MHz. Unlike traditional Nyquist IF sampling ADCs, the AD6676 relies on a tunable band-pass Σ-Δ ADC with a high oversampling ratio to eliminate the need for band specific IF SAW filters and gain stages, resulting in significant simplification of the wideband radio receiver architecture. On-chip quadrature digital downconversion followed by selectable decimation filters reduces the complex data rate to a manageable rate between 62.5 MSPS to 266.7 MSPS. The 16-bit complex output data is transferred to the host via a single or dual lane JESD204B interface supporting line rates up to 5.333 Gbps.
The AD6676EBZ is compatible with the HSC-ADC-EVALEZ, the ADI FPGA-Based Data Capture Kit.
The AD6676EBZ is compatible with the HSC-ADC-EVALEZ, the ADI FPGA-Based Data Capture Kit.