High Speed Converters

GHz 帯域幅アプリケーション向けに設計された新しい RF コンバータ製品は、28 nm の CMOS テクノロジーにより、膨大な数の信号帯域に対応することが出来ます。

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AD9694

新規設計に推奨

A/Dコンバータ、14ビット、500MSPS、クワッド、1.2 V/2.5 V

データシート (Rev. C) 製品セレクション・テーブル
利用上の注意

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アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
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製品情報

  • JESD204B (サブクラス 1)にコード化されたシリアル・デジタル出力
    • レーン・レート: 15 Gbps max
  • 全電力1.66 W ＠500 MSPS
    • A/Dコンバータ(ADC)チャンネルあたり415 mW
  • SFDR = 82 dBFS @305 MHz（入力範囲:1.80 V p-p ）
  • SNR = 66.8 dBFS @ 305 MHz (入力範囲:1.80 V p-p)
  • ノイズ密度 = −151.5 dBFS/Hz (入力範囲: 1.80 V p-p)
  • DC動作電源電圧：0.975 V、1.8 V、2.5 V
  • ノーミス・コード
  • ADC用電圧リファレンスを内蔵
  • アナログ入力バッファ
  • 小信号の直線性を高めるオンチップのディザリング
  • 柔軟な差動入力範囲
    • 1.44 V p-p ～ 2.16 V p-p (公称1.80 V p-p)
  • アナログ入力フルパワー帯域幅：1.4 GHz
  • 効果的なAGCの実施ための振幅検出ビット
  • 4個の広帯域デジタル・プロセッサを内蔵
    • 48ビットNCO、最大4個の直列接続ハーフバンド・フィルタ
  • 差動クロック入力
  • 1、 2、 4、 8の整数クロック分周
  • ダイオード温度センサーを内蔵
  • 柔軟性あるJESD204Bレーン構成

AD9694は、クワッド、14ビット、500MSPSのA/Dコンバータ(ADC)です。このデバイスはバッファとサンプル＆ホールド回路を内蔵し、低消費電力、小型、使い易さを考慮して設計されています。この製品は最大1.4 GHzの広帯域アナログ信号をサンプリングできるように設計されています。AD9694は小型パッケージに収納され広い入力帯域、高サンプリング・レート、優れた直線性、低消費電力を目標に最適化されています。

クワッドのADC コアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。各ADCの入力は広帯域になっており、ユーザ選択可能な、多様な入力範囲に対応します。電圧リファレンスを内蔵しているので回路設計が容易です。

アナログ入力とクロック信号は差動入力です。ADCデータ出力の各ペアはクロスバー・マルチプレクサを介して内部で2個のDDCに接続されています。各DDCは直列接続された5段の信号処理段で構成されています：48ビット周波数変換器(NCO)と最大4個のハーフバンド・デシメーション・フィルタ。

AD9694は DDC回路の他に、通信用レシーバ内に自動ゲイン制御 (AGC) 機能を簡素化する複数の機能を備えています。さらに、スレッショールドが可変の検出器を使うと、ADCの高速検出出力ビットを使って着信信号電力をモニターすることができます。入力信号レベルが可変のスレッショールドを超えると、高速検出インジケータがハイ・レベルになります。このスレッショールド・インジケータのレイテンシは小さいため、ユーザは迅速にシステム・ゲインを下げて、ADC入力がオーバー・レンジ状態になるのを防ぐことができます。

ユーザは中間周波数（IF）レシーバ出力の各ペアをデシメーション・レシオと受信側ロジック・デバイスで受信できるレーン・レートに応じて、1 レーン、2 レーンいずれかのJESD204B（サブクラス 1）準拠高速シリアル出力に構成できます。SYSREF±、SYNCINB±AB、SYNCINB±CD入力ピンを通して複数のデバイスを同期させることができます。

AD9694には必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらすべての機能は1.8 V 対応3線式 SPI を使って設定可能です。

AD9694は72ピンの鉛フリーLFCSPパッケージを採用し、-40°C～+105°Cのジャンクション温度範囲で仕様を規定しています。


製品のハイライト

  1. チャンネルあたりの消費電力が低い。
  2. JESD204Bレーン・レートは15 Gbpsまで対応。
  3. 広いフルパワー帯域幅は、最大1.4GHzまでの信号のIFサンプリングをサポートします。
  4. バッファ付き入力によりフィルタの設計と実装が容易。
  5. 内蔵の4個の広帯域デシメーション・フィルタと数値制御発振器(NCO) ブロックにより、マルチバンド・レシーバをサポート。
  6. 柔軟なシリアル・ポート・インターフェース（SPI）は、個別のシステム要求を満たすために製品の各種特性と機能を制御します。
  7. プログラマブルな高速オーバー・レンジ検出機能。
  8. システムの温度管理用ダイオード温度センサーを内蔵。

アプリケーション

  • 通信関連
  • ダイバーシティ・マルチバンド、マルチ・モード・デジタル・レシーバ 3G/4G、 W-CDMA、 GSM、 LTE、 LTE-A
  • 汎用ソフトウェア無線
  • 超広帯域衛星レシーバ
  • 計測器
  • レーダー
  • シグナル・インテリジェンス(SIGINT)
AD9694
A/Dコンバータ、14ビット、500MSPS、クワッド、1.2 V/2.5 V
AD9694 Functional Block Diagram AD9694 Pin Configuration AD9694-EP Functional Block Diagram AD9694-EP Pin Configuration
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サポート

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ドキュメント

データシート 3

ユーザ・ガイド 1

アプリケーション・ノート 1

技術記事 2

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ソフトウェア・リソース

デバイス・ドライバ 2

ハードウェア・エコシステム

製品モデル 製品ライフサイクル 詳細
クロックIC 5
LTC6951
最終販売 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ
LTC6952
最終販売 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL
HMC7044
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JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器
AD9528
新規設計に推奨

クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応

※英文データシート（Rev.C）、和文データシート（Rev.0）に対する正誤表があります
LTC6953
最終販売 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器
ファンアウト・バッファ ＆ スプリッタ 2
LTC6955
最終販売 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー
HMC7043
新規設計に推奨

JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ
Modal heading
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ツールおよびシミュレーション

Virtual Eval（仮想評価、 ベータ版）

Virtual Evalは、ADC、DAC、およびその応用製品評価を支援するウェブベースの設計ツールです。アナログ・デバイセズのサーバ上にあるモデルを使用して、重要な部品の性能特性をわずか数秒でシミュレートします。使用時は、入力トーンや外部ジッタなどの動作条件のほか、ゲインやデジタル・ダウンコンバージョンといったデバイス機能を設定してください。ノイズ、歪み、分解能、FFT、タイミング図、周波数応答プロット、その他さまざまな性能特性を確認することができます。

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IBISモデル 1

AD9208/AD9689/AD9694/AD9695 AMI Model

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ADC Companion Transport Layer RTL Code Generator Tool

This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.

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LTspice

LTspice®は、無料で提供される強力で高速な回路シミュレータと回路図入力、波形ビューワに改善を加え、アナログ回路のシミュレーションを容易にするためのモデルを搭載しています。

 

評価用キット

eval board
schematic 1
schematic 2
schematic 3
EVAL-AD9694

AD9694 Evaluation Board

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機能と利点

  • Full featured evaluation board for the AD9694
  • SPI interface for setup and control
  • Wide band Balun driven input
  • External supply powered but may also use 12V-1A and 3.3V-3A supplies from FMC
  • VisualAnalog® and SPI controller software interfaces

製品詳細

The AD9694EVZ supports the AD9694, a quad, 14-bit, 500 MSPS analog-to-digital converter (ADC). The device has an on-chip buffer and a sample-and-hold circuit designed for low power, small size, and ease of use. This device is designed support communications applications capable of sampling analog signals of up to 1.4 GHz. This reference design provides all of the support circuitry required to operate the ADC in its various modes and configurations. It is designed to interface directly with the ADS7-V2EBZ data capture card, allowing users to download captured data for analysis. The Visual Analog software package, which is used to interface with the device's hardware, allows users to download captured data for analysis with a user-friendly graphical interface. The ACE software package is also compatible with this hardware, and allows the user to access the SPI programmable features of the AD9694.

EVAL-AD9694
AD9694 Evaluation Board
AD9694-500EBZANGLE-web AD9694-500EBZBOTTOM-web AD9694-500EBZTOP-web

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