逐次比較型ADC向けに、信頼性の高いデジタル・インターフェースを設計する

はじめに

逐次比較型のA/Dコンバータ(ADC) は、5MSPSのサンプリング速度、18ビットの分解能といった高い性能を必要とするアプリケーションでよく使用されています。SAR(Successive-approximation Register)ADCとも呼ばれるこの種のICは、小型、低消費電力、パイプラインによる遅延がない、使いやすいなどの長所を備えています。

ホスト・プロセッサからADCへのアクセスや制御は、SPI(Serial Peripheral Interface)、I2C、LVDS(LowVoltage Differential Signaling)といったさまざまなシリアル/パラレル・インターフェースを介して行うことができます。本稿では、信頼性と集積度の高いデジタル・インターフェースの設計について解説します。具体的には、デジタル電源のレベル/シーケンス、ターンオン時のI/Oの状態、インターフェースにおけるタイミング、信号の品質、デジタル動作によって生じる誤差について論じます。

デジタルI/O電源のレベルとシーケンス

ほとんどのSAR ADCは、デジタルI/Oの電源用に入力ピン(VIOまたはVDRIVE)を備えています。デジタル部の動作電圧とインターフェースの論理的な互換性はこれによって決まります。この入力ピンの電圧は、ホスト(マイクロコントローラ、DSP、FPGA) のインターフェースの電源電圧と同じでなければなりません。一般に、デジタル入力のレベルは、絶対最大定格に違反しないようにDGND-0.3V~VIO+0.3Vの範囲内にあります。またVIOピンとDGNDの間には、短いパターンでデカップリング・コンデンサを接続します。

複数の電源を使用して動作するADCでは、電源投入のシーケンスが明確に規定されている場合があります。アプリケーション・ノート「AN-932 Power SupplySequencing」は、ADC向けの電源設計を行ううえで非常に参考になります。ESD保護用のダイオードに順方向バイアスがかかったり、「unknown」の状態でデジタル・コアに電源を投入したりすることを避けるために、インターフェース回路の電源よりも前にI/Oの電源を投入するべきです。通常、アナログ電源はI/O電源よりも前に投入しますが、すべてのADCにおいてこの順が適切なわけではありません。データシートに記載された規定に従って、適切なシーケンスで電源を投入してください。

ターンオン時のデジタルI/Oの状態

一部のSAR ADCでは、初期化を適切に行うために、リセットやスタンバイ、パワーダウンなどのデジタル機能について定められた論理状態やシーケンスを順守することが必要になります。すべての電源が安定した後、想定した状態でADCの動作を開始させるために、特定のパルスや信号を印加しなければならないこともあります。例えば、アナログ・デバイセズ(ADI)のデータ・アクイジション・システム「AD7606」の場合、電源を投入した後に通常に動作させるためには、ハイの期間が50ns以上続くパルスをRESETピンに印加する必要があります。

Nすべての電源が完全に確立するまで、デジタル・ピンはトグルさせないでください。SAR ADCの変換開始ピン(CNVST) はノイズに弱い場合があります。図1 では、AVCC、DVCC、VDRIVEが立上がっている最中に、ホストであるCPLDがCNVSTをハイにしています。この場合、SAR ADCである「AD7367」では状態がunknownになることがあります。これを避けるために、ホストは電源がすべて完全に立上がるまでCNVSTをローに保つ必要があります。

Figure 1
図1 . 電源を立上げている最中にCNVSTをハイにした結果
(ADCの状態がu n k n o w n になる場合がある)

デジタル・インターフェースのタイミング

A/D変換が完了したら、ホストはシリアルまたはパラレル・インターフェースを介してデジタル・データを読み出すことができます。読み出しを正しく行うには、SPIバス向けに使うモードなどに関するタイミング仕様に従う必要があります。くれぐれも、デジタル・インターフェースのタイミング仕様に違反しないようにしてください。特にADCとホストのセットアップ・タイム/ホールド・タイムは重要です。最高ビット・レートは、規定された最小クロック周期だけで決まるのではなく、全体のサイクルで決まります。図2ならびにその次に示す式は、セットアップ・タイム/ホールド・タイムのマージンの計算方法の例です。ホストはADCにクロックを送信してADCからのデータ出力を読み出します。

Figure 2
図2 . セットアップ・タイム/ ホールド・タイムのマージン

tCYCLE = tJITTER + tSETUP + tPROP_DATA + tPROP_CLK + tDRV + tMARGIN

tCYCLE : クロック周期 = 1/fCLOCK

tJITTER: クロック・ジッタ

tSETUP: ホストのセットアップ・タイム

tHOLD: ホストのホールド・タイム

tPROP_DATA: ADCからホストへの伝送路におけるデータの伝搬遅延

tPROP_CLK: ホストからADCへの伝送路におけるクロックの伝搬遅延

tDRV: クロックの立上がり/立下がりエッジの後のデータ出力の有効時間

tMARGIN: マージン・タイム≧0であればセットアップ・タイム/ホールド・タイムは要件を満たしている。<0である場合、セットアップ・タイム/ホールド・タイムは要件を満たしていない

ホストのセットアップ・マージンは次式で表されます。

tMARGIN_SETUP = tCYCLE, min – tJITTER – tSETUP – tPROP_DATA – tPROP_CLK – tDRV, MAX

セットアップ・タイムの式を使えば、システムの最大遅延時間の観点から最小クロック周期あるいは最大周波数を決めることができます。タイミング仕様を満たすには、式の計算結果が0以上でなければなりません。大きなシステム遅延に対処するには、周期を長くします(クロック周波数を低くします)。バッファ、レベル・シフタ、アイソレータなど、バスにコンポーネントを加えた場合には、tPROP_CLKとtPROP_DATAにそれらによる遅延時間を加えます。

同様に、ホストのホールド・マージンは次式で表されます。

tMARGIN_HOLD = tPROP_DATA + tPROP_CLK + tDRV – tJITTER – tHOLD

ホールド・タイムの式は、ホールドに関する条件に反したことによる論理エラーを避けるために、システムの最小遅延要件を規定します。タイミング仕様を満たすためには、この式で求めた値も0以上にならなければなりません。

MADIのSAR ADCのうち、SPIに対応する製品の多くは、図3に示すようなタイミングで動作します。まず、MSBのデータはCSまたはCNVが立下がってからクロックでとらえます。そして、残りのデータ・ビットはSCLKの立下がりエッジでとらえます。MSBのデータを読み出すときは、式のtDRVの代わりにtENを使用します。

Figure 3
図3. SPIの3線式CSモードにおけるタイミング・チャート(AD7980の例)

上で示したように、最大クロック・レートのほか、デジタル・インターフェースの最大動作速度も、セットアップ・タイム、ホールド・タイム、データ出力の有効時間、伝搬遅延、クロック・ジッタによって決まります。

F図4は、VIOが3.3Vの条件で、DSPホストからADIのSARADC「AD7980」に3線式CSモードでアクセスする場合の例です。この場合、DSPはSCLKの立下がりエッジでSDOの信号をラッチします。このDSPでは、最小セットアップ・タイムが5ns、最小ホールド・タイムが2nsと規定されているとします。また、プリント回路基板として、伝搬遅延が約180ps/インチの一般的なFR-4を使用しているとするほか、バッファの伝搬遅延は5nsであるとします。その場合、CNV、SCLK、SDOによる全体の伝搬遅延は次式のようになります。

tprop = 180 ps/in × (9 in + 3 in) + 5 ns = 7 ns.

tJITTER = 1 ns. (ホストのSCLKは30MHzで動作するため)

tSETUP_MARGIN = 33 ns − 1 ns – 5 ns – 7 ns – 11 ns – 7 ns = 2 ns

tHOLD_MARGIN =11 ns + 7 ns + 7 ns – 1 ns – 2 ns = 22 ns

セットアップ・マージンとホールド・マージンはいずれも正の値になるため、図4の構成ではSPIのSCLKが30MHzという条件で問題なく動作します。

Figure 4
図4 . D S P とAD7980の間のデジタル・インターフェース

デジタル信号の品質

タイミングと信号品質の両方を含む、デジタル信号の完全性(シグナル・インテグリティ)について考えてみます。シグナル・インテグリティが優れていれば、規定された電圧レベルで信号を受信できる、干渉を及ぼさない、ほかのデバイスにダメージを与えない、電磁スペクトルに不要な成分を生じさせないといったことが保証されます。

信号品質は、図5に示すように、多くの要素によって規定されます。ここでは、オーバーシュート、リンギング、反射、クロストークを取り上げます。 

Figure 5
図5 . 信号品質の一般的な仕様項目

反射はインピーダンスの不整合が原因で生じます。信号がパターンを伝わると、各インターフェースにおいて瞬時インピーダンスが変化します。信号の一部は反射し、一部は伝送ラインを伝わります。反射が生じることにより、レシーバ側ではオーバーシュート、アンダーシュート、リンギングに加え、単調性を欠いたクロック・エッジが発生します。

OオーバーシュートとアンダーシュートはICの入力保護回路に損傷を与える可能性があります。その結果、ICの寿命が短くなることもあります。図6にAD7606の絶対最大定格を示しました。記載されているとおり、デジタル入力電圧は-0.3V~VDRIVE+0.3Vの範囲内でなければなりません。VILの最大値を超えるリンギングや、VIHの最小値を下回るリンギングは、論理エラーを発生させる可能性があります。

Figure 6
図6 . A D 7 6 0 6 の絶対最大定格

反射を最小限に抑える方法としては、以下のようなものがあります。

  • できるだけパターンを短くする
  • パターンの特性インピーダンスを調整する
  • スタブを取り除く
  • 適切な方法で終端する
  • リターン電流のリファレンス・プレーンとして、小さなループ領域にソリッド・メタルを使用する
  • 駆動電流とスルーレートを小さくする

パターンの特性インピーダンスを計算するためのものとして、オンライン/オフラインのソフトウェア・ツールが数多く提供されています。Polar Instruments社の「Si9000PCB Transmission Line Field Solver」がその一例です。このツールを使用すれば、伝送路のモデルを選択し、誘電体の種類と厚さ、パターンの幅/厚さ/セパレーションなどのパラメータを設定することによって、特性インピーダンスを容易に求めることができます。

IBIS(I/O Buffer Information Specification)は、ICが備えるデジタルI/Oのアナログ的な動作を記述するために新たに登場した規格です。ADIはSAR ADC向けのIBISモデルを提供しています。このモデルを利用すれば、プリレイアウト・シミュレーションによって、クロックの分配法、ICパッケージの種類、基板の層、ネット・トポロジー、終端方法を確認できます。また、配置/レイアウトに向けて、シリアル・インターフェースのタイミング制約を確認することも可能です。さらにポストレイアウト・シミュレーションでは、設計がすべてのガイドラインや制約を満たしていることを確認するとともに、反射やリンギング、クロストークなどに関する違反が生じていないことを検証することができます。

図7に、AD7606のSCLKを駆動する回路を示しました。これは、12インチ(30.48cm)のマイクロストリップ・ラインを介してSCLK1に接続されたドライバ1と、マイクロストリップ・ラインと43Ωの直列抵抗を介してSCLK2に接続されたドライバ2のシミュレーションを行うためのものです。

Figure 7
図7 . AD7606のSCLKを駆動するドライバ

図8 のシミュレーション結果を見ると、S C L K 1 では- 0 . 3V~ 3 .6Vの絶対最大定格を超える大きなオーバーシュートが生じています。SCLK2では、直列に接続した抵抗によってスルーレートを低下させることで、仕様の範囲内に信号を維持しています。

Figure 8
図8 . A D 7 6 0 6 のI B I S モデルを使用したシミュレーションの結果( オーバーシュートが生じている)

クロストークは、並行する伝送ライン間の相互キャパシタンス(電界)または相互インダクタンス(磁界)によって生じるエネルギー結合です。クロストークの大きさは、信号の立上がり時間、並行するラインの長さ、間隔によって決まります。

クロストークを制御するために、一般的には以下のような方法が用いられます。

  • ライン間の間隔を広げる
  • 並行する部分を最小限に抑える
  • パターンを金属のリファレンス・プレーンの近くに配置する
  • 適切な方法で終端する
  • 信号のスルーレートを下げる

デジタル動作によって生じる性能の低下

SAR ADCの性能は、デジタル動作の影響によって低下することがあります。ノイズの多いデジタル・グラウンド/電源、サンプリング・クロックのジッタ、デジタル信号の干渉によってS/N比が劣化してしまうためです。

ADCベースのシステムに生じるジッタには、チップ内部のトラック&ホールド回路によるアパーチャ・ジッタ(内部ジッタ)と、サンプリング・クロックのジッタ(外部ジッタ)の2つがあります。アパーチャ・ジッタとサンプリング・クロックのジッタは、特に入力信号の周波数が高い場合にS/N比を劣化させる要因になります。アパーチャ・ジッタはADCに固有の課題であり、サンプリング動作において変換開始時間がばらつくことによって生じます。変換誤差の主原因は、サンプリング・クロックのジッタです。いずれのジッタもアナログ入力をサンプリングする際のタイミングのばらつきの原因になりますが、どちらの影響なのかを見分けることはできません(図9)。

ADCでは、トータルのジッタに依存して変換誤差が生じます。ADCのS/N比は以下の式のようにジッタによって制限されます。

Equation 1

この式では、fはアナログ入力周波数、tJはトータルのジッタ(rms値)です。

例えば、アナログ入力周波数が10kHz、トータルのジッタが1nsのとき、S/N比は84dBに制限されます。

Figure 9
図9 . サンプリング・クロックのジッタによって生じる誤差電圧

デジタル出力がスイッチングすることにより、電源ノイズが生じます。感度が高い(ノイズに弱い)アナログ電源は、このノイズから隔離しなければなりません。アナログ電源とデジタル電源は、グラウンド・リターンの電流パスに注意しながら分離する必要があります。

高性能のSAR ADCの場合、電源が適切に分離されていたとしても、デジタル・インターフェースの動作からの影響を受けやすいと言えます。実際、連続したクロックを使用するよりも、バースト・クロックを使用した方が良好に動作するというのはよくあることです。通常、データシートには、インターフェースに変化を起こすべきでないクワイエット・タイムが示されています。その時間(通常はサンプリングの瞬間ないしは重要なビットの判断を行っているとき)にデジタル動作を最小限に抑えるのは、スループット(変換速度)が高くなると難しくなります。

まとめ

SAR ADCの変換を高い精度で行うためには、デジタル動作に注意する必要があります。デジタル動作に起因するエラーによってSAR ADCの状態がunknownになり、正常に動作しなかったり、性能が低下したりすることがあります。問題が生じたとき、根本的な原因を探って解決策を見いだすために、ぜひ本稿を役立ててください。


参考資料

Kester, Walt. “Data Converter Support Circuits.” Data Conversion Handbook, Chapter 7. Analog Devices, Inc., 2004.

Brannon, Brad AN-756 アプリケーション・ノート「サンプル化システムに及ぼすクロック位相ノイズとジッタの影響」Analog Devices, 2005年

Ritchey, Lee W. Right the First Time: A Practical Handbook on High-Speed PCB and System Design, Volume 1. Speeding Edge, 2003.

Usach, Miguel AN-1248 アプリケーション・ノート「SPIインターフェース」Analog Devices, 2015年

Casamayor, Mercedes. AN-715 Application Note. A First Approach to IBIS Models: What They Are and How They Are Generated. Analog Devices, Inc., 2004.

Steven Xie

Steven Xie

Steven Xieは、2011年3月からADI北京支社の中国デザイン・センターでアプリケーション・エンジニアとして業務を行っています。中国全土を対象とし、SAR ADC製品の技術サポートを担当しています。それ以前は、Ericsson社のCDMAチームで4年間ハードウェア設計を担当していました。2007年に北京航空航天大学で通信/情報システムに関する修士号を取得しています。