AD6659

过期

双通道中频接收机

数据手册 (Rev. A) 产品选型表

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产品详情

每通道12位、80 MSPS输出数据速率
1.8 V 模拟电源供电(AVDD)
1.8 V 至3.3 V输出电源(DRVDD)
集成噪声整形再量化器(NSR)
集成正交纠错(QEC)
使能NSR时的性能
16 MHz频带内信噪比(SNR) = 81 dBFS，80 MSPS下最高30 MHz

禁用NSR后的性能
信噪比(SNR) = 72 dBFS，80 MSPS下最高70 MHz
无杂散动态范围(SFDR) = 90 dBc，80 MSPS下最高70 MHz输入
低功耗：每通道98 mW (80 MSPS)
差分输入、700 MHz带宽
片内基准电压源和采样保持电路
2 V峰峰值差分模拟输入
串行端口控制选项
（详情请参考数据手册）

参考资料

应用笔记 2

AN-878: 高速ADC SPI控制软件[中文版] (Rev.A) 11/13/2007

AN-935:ADC 变压器耦合前端设计 09/01/2007

技术文章 1

高速ADC的电源设计 02/01/2012

停产数据手册 1

AD6659: Dual IF Receiver Obsolete Data Sheet (Rev.A) 02/08/2010

这是最新版本的数据手册

硬件生态系统

部分模型	产品周期	描述
串联基准电压源 1
ADR130	量产	精密串联模式亚带隙基准电压源
单端转差分放大器 3
ADA4932-2	推荐新设计使用	低功耗差分ADC驱动器
ADA4937-2	推荐新设计使用	ADA4937-2 超低失真差分模数转换器驱动器
ADA4938-2	推荐新设计使用	超低失真差分ADC驱动器（双通道）

全差分放大器 1
AD8352	推荐新设计使用	2 GHz超低失真差分射频/中频放大器
时钟产生器件 3
AD9510	推荐新设计使用	1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，8路输出
AD9511	推荐新设计使用	1.2 GHz时钟分配IC，PLL内核，分频器，延迟调整，5路输出
AD9512	推荐新设计使用	1.2 GHz时钟分配IC、2路1.6 GHz输入、分频器、延迟调整、5路输出
时钟分配器件 3
AD9513	推荐新设计使用	800 MHz时钟分配IC，分频器，延迟调整，三路输出
AD9514	推荐新设计使用	1.6 GHz时钟分配IC、分频器、延迟调整、3路输出
AD9515	推荐新设计使用	1.6 GHz时钟分配IC，分频器，延迟调整，两路输出

工具及仿真模型

Visual Analog

对于正在选择或评估高速ADC的设计工程师，VisualAnalog™是一个将一组功能强大的仿真和数据分析工具与一个用户友好的图形界面集成在一起的软件包。

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