平面フェーズド・アレイの設計、直面する課題の解決方法を解き明かす

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Figure 1

   

概要

本稿では、平面（プレーナ）フェーズド・アレイの設計と基板レイアウトに関する課題について解説します。特にパワー・アンプ（PA：Power Amplifier）、低ノイズ・アンプ（LNA：Low Noise Amplifier）を含むRFフロント・エンドとビームフォーマに注目することにします。具体的には、PA/LNAのバイアス制御、送信と受信の切り替え、メモリからのデータの読み出し、ビーム・アドバンスに関連する信号の伝送とタイミング制御について詳しく説明します。また、プリント回路基板のレイアウトに関する課題の解決方法も紹介します。これについては、ビームフォーマとそれを囲むように配置された4つの送受信（T/R：Transmit/Receive）モジュールから成るシングル・セルに焦点を絞って解説を進めることにします。加えて、部品面のヒート・シンクや、共振を回避するためのRF吸収体を適用したヒート・シンクのキャビティ（空洞）の設計など、熱管理に関する課題も取り上げます。更に、RFフロント・エンドのパワー・マネージメント設計についても解説を加えます。具体的には、パワー・ツリーや、PAの損傷を避けるために必要な起動シーケンスなどについて詳しく説明します。

はじめに

2次元の平面フェーズド・アレイ・システムでは、RF回路とアンテナの素子がそれぞれ単一の基板の反対の面に配置されます。このことは、ブレード型の3次元構造と比べてサイズの面で大きな長所になります。その一方で、レーダー・システムが直面してきた従来のタイミング設計の課題に加え、レイアウト、パワー・マネージメント、熱管理に関する課題も解決しなければなりません。本稿では、それらの課題への対処法を明らかにしていきます。その対処法にはいくつかの要素が含まれます。例えば、周到に用意されたデバイスの機能／インターフェース、限られたスペースを最大限に活用するレイアウト、革新的なヒート・シンク技術などが挙げられます。また、綿密に計画されたパワー・マネージメント手法も必要な要素の1つです。電源を安全に起動するには、適切なシーケンスを適用しなければなりません。

フェーズド・アレイ・レーダーの構成要素は多岐にわたります。主要なものとしては、FPGA、A/Dコンバータ（ADC）、D/Aコンバータ（DAC）、アップコンバータ、ダウンコンバータ、RF回路、ビームフォーミング回路、アンテナ素子、ソフトウェアなどが挙げられます。本稿では、RFフロント・エンド回路とビームフォーミング回路に注目することにします。

アナログ・デバイセズは、アナログ・ビームフォーミングを実現するX/Kuバンド対応のプロトタイピング用ボード「ADAR1000EVAL1Z」を提供しています（図1）。本稿では、このボードに実装されている回路を例にとることにします。

フェーズド・アレイ・レーダーのタイミング設計

最新のフェーズド・アレイ・レーダーでは、可変振幅位相（VAP：Variable Amplitude and Phase）ブロックを統合したビームフォーマIC（BFIC）が使われます。それらのBFICは、複数のVAPブロックを内蔵しています。また、BFICと組み合わせるものとして、PA、LNA、T/Rスイッチを統合した単一のT/Rモジュールも使用されます。T/Rモジュールの設計は、BFICと直接連携できるように最適化されています。

モノスタティック・パルス・レーダーには、2つの重要なタイミング指標があります。1つは送信パルス幅（τ）、もう1つはパルスの繰り返し時間（PRT：Pulse Repetition Time）です。PRTとは、パルスが繰り返し送信される際の時間間隔のことです。最新のレーダーでは、10マイクロ秒～100マイクロ秒の送信パルス幅が採用されます。一部のアプリケーションでは、送信パルス幅が500ナノ秒といった非常に小さな値に設定されていることもあります。一般的な送信パルスの立ち上がり時間と立下がり時間は500ナノ秒～1マイクロ秒です。デューティ・サイクルは1%～20%に設定されます。図2は、一般的なパルス・レーダーにおける2つのタイミング指標について説明したものです。

レーダーでは、最小測定範囲（R_MIN）、ブラインド・レンジ、距離分解能、スキャン当たりのヒット数といった指標も使われます。これらの値はτとPRTに比例します。R_MINは、送信から受信への切り替え時間にも比例します（以下参照）。

捜索レーダーのターゲットが、比較的、送信機に近い位置に存在するケースがあります。その場合、送信から受信への切り替え時間を最小限に抑えなければなりません。

モノスタティックなフェーズド・アレイ・レーダーは、多くの場合、半二重通信システムとして構成されます。送信と受信の切り替えは、複数の制御信号を連続的にシーケンス制御することによって実現されます。制御信号によって実行されるのは、以下のような機能です。

• T/Rスイッチの切り替え
• PAのイネーブル／ディスエーブル
• LNAのイネーブル／ディスエーブル
• BFICの送信パスと受信パスのイネーブル／ディスエーブル

また、ビームの方向を変化させる際には、VAPブロックに新たなビームの重みを表すデータをロードする必要があります。本稿で取り上げるBFIC製品の場合、重みのデータ・セットを保存するためのローカル・メモリを内蔵しています。そして、制御ピンに単一のパルスを入力することでビーム・アドバンスを開始できるようになっています。つまり、SPI（Serial Peripheral Interface）を用いて制御用のデータをやり取りする必要はありません。その制御シーケンスと電圧レベルの例を図3に示します。

図4は、BFICとT/Rモジュールのインターフェースを示したものです。これを見れば、両者の間でどのような信号がやり取りされるのかがわかります。図中の「ADAR1000」はBFICであり、その1つのチャンネルがT/Rモジュール「ADTR1107」に接続されています。このような構成により、ADAR1000に対し、TRピンを介して送受信用の単一の制御信号が送られます。TRピンは、ADTR1107が内蔵するPAのバイアス、LNAのバイアス、T/Rスイッチの制御に利用されます。また、このピンにより、ADAR1000が備えるビームフォーミング用の送受信パスをイネーブル／ディスエーブルに制御することもできます。このような形で送受信の制御機能を統合することにより、多数の制御線が不要になります。その結果、基板レイアウトの複雑さが緩和されます。それだけでなく、送受信の切り替えに要する時間が短くなります。更に、R_MINなどの指標の値を小さく抑えることができます。

ビーム用のメモリ

ディスクリート構成でビームフォーミングを実現するソリューションでは、メモリICからビームの重みのデータを読み出し、複数のVAPブロックに適用する必要があります。そのため、配線が複雑化します。また、ビーム・アドバンスに必要な時間が長くなります。これらが、ディスクリート構成のシステム設計が抱える2つの大きな欠点です。それに対し、ADAR1000のような統合型のBFICはメモリを内蔵しています。この種の製品を採用した最新のフェーズド・アレイ・レーダーの場合、ビーム・アドバンスには1回のロード用パルスと数サイクルのクロックしか必要ありません。「ADAR3000」や「ADAR3001」といった新たなBFICでは、1回のパルスを使用するだけで済むように更なる簡素化が図られています。

図4で使用しているADAR1000は、ビームの生成に使用するデータ（以下、ビームのデータ）を保存するための手段を2つ備えています。1つはレジスタ、もう1つはRAMです。ビームのデータはどちらに保存しても構いませんが、どちらを選んだ場合にもメリットとデメリットがあります。レジスタを使用する場合もRAMを使用する場合も、ビームのデータの書き込み／読み出しに用いるSPIのクロック周波数は最高25MHzに制限されます。

ビームのデータをレジスタから読み出す方法では、1つのビームの位置に対して必要なデータ（以下、ビーム位置のデータ）だけをレジスタに直接保存します。つまり、シーケンサによる処理を行ったり、メモリに対するフェッチを実行したりする必要はありません。このことがレジスタを使用する方法の長所です。この動作モードは、ユーザが次のビームのステアリング角を事前に把握できないアプリケーションで重要になります。但し、ビームの新しいステアリング角ごとに、新たなビームのデータを書き込むためのオンザフライの仕組みを実装しなければなりません。レジスタを用いる方法の欠点は、新たなビームの位置ごとにデータを読み込む時間が必要になることです。この時間は、最高25MHzというクロック・レートによる制約を受けます。クロック・レートが25MHzの場合、受信したビーム位置のデータまたは送信するビーム位置のデータをロードするために4.16マイクロ秒の時間を要します。また、ADAR1000ではデュアルランクのレジスタを使用します。そのため、レジスタ内の新たなビーム位置のデータを使用するよう同ICに指示するには、クイック・ロード・コマンドが必要になります。

システムに必要なビームのステアリング角を事前に把握できる場合、RAMからデータを取得する方法が適しています。その場合、システムがアクティブに動作する前に、必要となるすべてのビーム位置のデータを読み込めます。気象レーダーや捜索レーダーのようにラスタ・スキャンを使用するシステムには、ビーム位置のデータをRAMに保存する方法が適しています。各データをRAMに書き込むためにかかる時間はレジスタを使用する場合と同じです。ただ、通常それはアクティブに動作する前の段階で行われます。ADAR1000のRAMを使用する場合、新たなビーム位置のデータを適用するために必要なのは、6サイクルのクロックとロード用のコマンドだけです。この動作にはわずか320ナノ秒しかかかりません。

RAMのパーティショニング

ビーム位置のデータをRAMに保存する場合、RAMのパーティショニングを利用できます。そうすれば、レーダーのコントローラがRAMの1つのセクションにアクセスしている間に、RAM上の別のセクションに保存されているデータを更新できます。ビーム位置のデータを保存したソースとしてアクティブに使用されるのは1つのセクションのみです。その間に、他のセクションに新たなビーム位置のデータを書き込めます。これを実現可能な理由は、ADAR1000がRAMの開始ポインタと停止ポインタを採用しているからです。RAM上の複数のセクションにはビーム位置のデータが保存されています。シーケンサは、RAM上の任意のセクションに保存されたビーム位置のデータを開始／停止の対象とすることができます。

簡単な例として、RAMをセクション1、セクション2の2つに分割するケースを考えます。セクション1にはビーム位置0～60のデータが保存され、セクション2にはビーム位置61～120のデータが保存されているとしましょう。この場合、開始ポインタと停止ポインタの初期値はそれぞれ0と60に設定されます。ビーム位置0～60にはビームのデータも保存されており、ビーム位置0に対応するデータからロードされます。そして、ビーム位置0から同60まで複数回にわたりビーム・アドバンスが実行されます。つまり、シーケンサは巡回動作を実行し、停止に対応するビーム位置のデータをロードし終わったら、開始に対応するビーム位置のデータをロードする処理に戻るということです。そして、セクション1のビーム・アドバンスが実行されている間に、セクション2のビームのデータがロードされます。

セクション1からセクション2への切り替えを実施する際には、新たな停止ポインタの値を設定する必要があります。ビーム位置60から同61へのスムーズな遷移を実現するには、シーケンサの対象がビーム位置58より前にある時点で新たな停止ポインタの値を書き込まなければなりません。また、ビーム位置61から同120までの最初のシーケンスでは、新たな開始ポインタの値を書き込む必要があります。その開始ポインタの値は、シーケンサの対象がビーム位置118より前にある時点で設定しなければなりません。これを満たせない場合、ビーム位置61へのスムーズな遷移は実現できないことになります。一般に、新たなビームのデータまたは新たなポインタの値は、それらが必要になる2つ前のビーム位置が対象になっている時点で設定されている必要があります。

セクション1に新たなデータを書き込んだ後、再びセクション1に切り替える処理も、上述したのと同じ手順で実行できます。

プリント基板のレイアウト

フェーズド・アレイ・レーダーは、様々な素子数、様々なサイズで実現されます。例えば、256個、512個、1024個もの素子で構成されるといった具合です。また、プロトタイプのサブアレイとして2×2の構成を使用するといったケースもあるでしょう。一般に、アレイを実装するプリント回路基板をレイアウトする際には、4つの素子を接続したユニット・セルまで簡素化できます。セルのサイズは、主に格子間隔に依存します。アパーチャの水平方向までのビーム・ステアリングにおいてグレーティング・ローブが発生しないようにするために、通常、格子間隔はλ/2に設定されます。ただ、アンテナのゲインを高く設定してビーム幅を狭くするために、λ/2よりも少し大きい格子間隔が選択されることもあります。そうすると、グレーティング・ローブが発生しないビーム・ステアリング範囲が狭くなります。通常、BFICとT/Rモジュールの配置位置は格子間隔の範囲内に制限されます。

セルのレイアウト

ここでは、アナログ・デバイセズが開発した平面フェーズド・アレイ・システムを例にとります。図5に示したのは、図1のボードで採用しているセルのレイアウトです。このセルは、4チャンネルのBFICと、それを囲むように配置された4つのT/Rモジュールで構成されています。

このレイアウトでは、次のようなことを目標としました。それは、格子間隔を15mmとし、BFICから4つのT/Rモジュールまでに至るRF信号の送信／受信ラインを同じ長さにするというものです。ここでは使用する周波数を10GHzに設定しました。10GHzというのは、多くのレーダー・システムや一部の衛星通信システムで使用されているXバンドの中心周波数です。この周波数によってλ/2の値が15mmに決まります。また、BFICとT/Rモジュールの間の送信／受信ラインの長さを同一にすることにより、キャリブレーションの負担が軽減されます。

BFICと4つのT/Rモジュールはグルーレスなインターフェースで接続できます。すなわち、送信ライン、受信ライン、パワー・ディテクタへのカプラのラインには、ほぼ外付け部品を接続する必要はありません。そのため、図5に示したような効率的なレイアウト（配線）を実現できています。グルーレスなインターフェースを利用することに加え、このレイアウトではBFICに対してT/Rモジュールの軸を45° 傾けて配置しています。それにより、15mmの格子間隔を維持しつつ、送信／受信ラインの配線長を等しくすることが容易になります。図6に示したのは、基板の裏面のレイアウトです。この面には、15mmの格子間隔でRFコネクタを配置します。実際の平面フェーズド・アレイ・システムでは、これらのコネクタの代わりにパッチ・アンテナが実装されます。

このセルのレイアウトでは、電源用のデカップリング・コンデンサの使用を最小限に抑えています。使用しているデカップリング・コンデンサの大半は、BFICのためのものです。ただ、T/Rモジュール用のデカップリング・コンデンサもボード上に配置しています。ADTR1107はデカップリング・コンデンサを内蔵しているので、同モジュール用のコンデンサの多くは実際には必要ないはずです。この設計では保守的な判断に基づき、同モジュール用のコンデンサもボード上に実装することにしました。格子間隔が15mmであることから、それらのコンデンサを配置するための十分なスペースを確保できています。

このセルのレイアウトでは、もう1つの重要な目標を設定しました。それは、バイアス・ライン上のスイッチングに伴うトランジェントを最小限に抑え、スイッチングにかかる時間を最小化するというものです。これを実現するために、同ラインの長さをできるだけ短くして寄生成分を抑えました。RF用のラインと電源用のデカップリング・コンデンサを最上層にレイアウトしたことで、BFICからT/Rモジュールに至るPA/LNAのバイアス・ラインは、基板の内層に当たるレイヤ4とレイヤ5に設ける必要がありました（図7、図8）。図8に示すように、マイクロコントローラからBFICへの各種デジタル制御ラインにはレイヤ5を使用しています。より規模の大きいアレイでは、コントローラとBFICの間の配線パターンが必然的に長くなります。しかも、より高速なクロックを使用するので、すべての配線パターンの伝搬遅延に配慮しなければなりません。すべてのタイミングが正しく同期のとれた状態に維持できることを確認するためには、シグナル・インテグリティのシミュレーションを実施する必要があります。

この平面フェーズド・アレイ・システムのボードにおいて、RFIOポートは短い配線パターンでコネクタに接続されます。そのため、他のポートに対する高い絶縁性が得られます。但し、実際の平面フェーズド・アレイのボードでは、T/Rモジュールのアンテナ・ポートとRFIOポートの配線に注意する必要があります。特に、図5に示したチャンネル2のアンテナ・ポート（CH2 ANT）とチャンネル3のアンテナ・ポート（CH3 ANT）は、セルのレイアウトにおいてRFIOポートと同じ面にあることに注意しなければなりません。送信モードでは、パスのゲインが受信モードよりも大きくなります。したがって、安定性の低下や発振を防ぐために、パス間にはより高い絶縁性が必要になります。

熱の管理

平面フェーズド・アレイ・システムにおいて、そのボードの片面にアンテナ・アレイ、反対の面に各種の部品（以下、部品というのは主にICのことを意味します）を実装するケースを考えます。その場合、ボードの部品面にヒート・シンクを配置する必要があります。それにより、様々な部品からの熱を効果的に放散し、どの部品も最大ジャンクション温度を超えないようにしなければなりません。特に重要なのはPAの熱の管理です。つまり、熱管理に向けたソリューションを実装することが1つの課題になります。

熱管理のための選択肢

この設計では、ボードの裏面にアンテナ・アレイを配置します。このことから、熱管理の方法に制約が生じます。具体的には、部品のグラウンド・パドルから、サーマル・ビアを介して裏面に取り付けられたヒート・シンクへ熱を伝えることはできません。そのため、部品の上面から熱を直接放散するか、部品の底面からプリント基板の水平方向に熱を伝導させ、更に上面に引き上げてから部品面のヒート・シンクを介して放散する必要があります。この様子を図9に示します。結論として、部品から熱を放散する方法としては、以下の2つの選択肢が存在することになります。

• 上面（部品面）の面積の広いグラウンド層にヒート・シンクを接触させる
• 部品の上面にヒート・シンクを接触させる

ヒート・シンクの設計は、主に部品の電力損失と熱抵抗の値に依存します。ほとんどの部品（IC）では、ジャンクションからケースの底面までの熱抵抗（θ_JC-BOTTOM）は比較的低くなり、ジャンクションからケース上面までの熱抵抗（θ_JC-TOP）は比較的高くなります。したがって、一般的には図9（a）の方法を採用した方が効果的です。

ここで問題になるのは、部品の上面にもヒート・シンクを接触させるのか否かです。θ_JC-TOPとθ_JC-BOTTOMの差が1桁に満たない場合（例えば、θ_JC-TOP < 5×θ_JC-BOTTOM）、ヒート・シンクを部品のパッケージ上面にも接触させれば、有効な熱伝導のパスがもう1つ追加されることになります。但し、ヒート・シンクの金属をパッケージの上面に直接接触させてはなりません。そうすると、機械的な応力が加わる可能性が生じるからです。直接接触させるのではなく、図9（b）に示すように熱伝導テープや熱伝導パッドを使用する必要があります。

図10に示したのは、平面フェーズド・アレイの部品面にヒート・シンクを配置した例です。ご覧のように、図1に示した平面フェーズド・アレイのフロント・エンドのボードにヒート・シンクを取り付けています。また、ヒート・シンクとボード上の露出グラウンド・メタルの境界に、熱伝導コンパウンド（ヒート・シンクの縁に沿った白い物質）を配置していることが見てとれます。加えて、ADAR1000のRF入力ポート／RF出力ポートにアクセスできるように、一部の領域のフィンを取り除いている点にも注目してください。

ヒート・シンクのキャビティの設計

部品面にヒート・シンクを取り付けることから、4つのT/Rモジュールと1つのビームフォーマから成る各セルは、金属キャビティ内に配置する必要があります。ここで注意が必要になるのがキャビティの設計とサイズです。回路がキャビティと相互に作用して安定性の低下や発振が生じないことを確認するためには、電磁シミュレーションを実施する必要があります。

目的とするのがシールドである場合にも熱管理である場合にも、高い周波数を扱うのであれば金属製のキャビティの解析を怠ってはなりません。キャビティの最大長が自由空間における使用周波数の半波長（λ/2）以上である場合、一般的に共振モードが生じます。キャビティ内の回路や基板上の配線パターンから放射されるエネルギーは、キャビティの境界を超えて伝搬することはありません。そのため、アクティブな回路の安定性の低下や発振を引き起こす可能性があります。

共振モードの望ましくない影響を軽減する方法としては様々なものが考えられます。例えば、キャビティ内にカスタム・メイドの金属構造を設けることで、動作範囲外の周波数でしか共振が生じないようにするという複雑な方法が存在します。それよりもはるかにシンプルなものとしては、RF吸収体をキャビティ内に配置し、共振モードのエネルギーを減衰させる手法が挙げられます。吸収体としては、一連の動作周波数範囲において、電場に対する高い誘電率と磁場に対する高い透過率を持つ材料を使用します。これは、電気的なバンド・ストップ・フィルタに似たものだと言えるかもしれません。

このボードで使用しているヒート・シンクのキャビティについては、その機械的な寸法に応じて動作範囲内の周波数で共振が発生してしまいます。そこで、共振モードの影響を軽減するために、ダイ・カットしたRF吸収体を各キャビティ内に付加しています。それにより、システム（ボード）の性能を損なうことなく共振を減衰させられます。動作周波数帯におけるRF吸収体の減衰性能は約20dB/cm～50dB/cmです。これにより、キャビティの共振器のQ値を効果的に低減できます。

ヒート・シンクのキャビティとRF吸収体の電磁シミュレーションには、Keysight Technologiesのシミュレーション・ツール「EMPro」を使用しました。単一のキャビティの解析を実施するに当たっては簡単なモデルを作成しました。そのモデルは、キャビティの機械設計、基板の材料、基板に実装されたICを模擬するバルク材料で構成しました。有限要素法に対応するシミュレーション・エンジンを使用し、2種類のシミュレーションを実行してキャビティ内の固有モード共振に関する計算を実施しました。1つ目のシミュレーションにおいてキャビティの材料を空気として定義したところ、Q値の高い固有モード共振が生じました。2つ目のシミュレーションでは、キャビティの材料として空気の代わりにRF吸収体を使用しました。その場合、固有モード共振は生じませんでした。2つ目のシミュレーション結果から、選択した吸収体の材料によってキャビティのQ値が低下し、キャビティ内の共振エネルギーが抑制されるとの結論が得られました。また、精度の保証に向けて、ハードウェアの測定データを使用し、2つのシミュレーション結果についての検証を実施しました。図11に示したのは、RF吸収体を使用しない場合と使用した場合のゲインの測定結果です。これにより、共振モードが発生する周波数範囲と、RF吸収体によるQ値の低下を確認できます。図11の測定結果は、シミュレーションによる推定が正しいことを裏付けています。また、この結果は電磁解析の重要性を強調するものでもあります。

パワー・マネージメント

BFICとT/Rモジュールを使用する平面フェーズド・アレイには、通常、電源電圧が異なる複数のドメインが存在することになります。恐らくは、BFICとT/Rモジュールをサポートする回路のための電源ドメインも追加する必要があるでしょう。各ドメイン向けには、デジタル電源用の低い電圧や降圧された中間電圧などが必要になる可能性があります。

通常、パワー・ツリーの設計では、すべての電源ドメインに給電するために12Vといった共通の入力電圧を使用します。その12Vの電圧を基にすれば、5Vと3.3Vの電源電圧と、それぞれに対応する-5Vと-3.3Vの負の電源電圧を容易かつ効率的に生成できます。

デプレッション・モードのFETをベースとするPAやLNAでは、損傷を防ぐことを目的として、ドレイン電圧を高める前にゲートを負の電圧でバイアスする必要があります。つまり、ドレイン電圧とゲート電圧の適切なシーケンス制御が非常に重要です。パワー・マネージメント・ソリューションを設計する際には、この点に配慮しなければなりません。

パワー・ツリーの設計

図12に示したのは、平面フェーズド・アレイのボード上のBFICとT/Rモジュールに給電するためのパワー・ツリーです。ホット・スワップ・コントローラ「ADM1172」を使用して構成したホット・スワップ回路には、12Vの電圧が入力されます。この回路は、ADAR1000とADTR1107に電力を供給するパワー・ツリーの枝に対し、保護を目的として電流を8.33mAに制限した12Vの電圧を供給します。

これを受けて、ADAR1000とADTR1107に給電するための3.3Vと5Vの電圧が生成されます。それぞれの電圧の生成には、Silent Switcher^®（サイレント・スイッチャ）技術を適用した同期整流方式の降圧レギュレータ「LT8642」と「LT8652」を使用します。これらのレギュレータを使用すれば、RF回路用の重要な電源のノイズとスプリアス・トーンを低く抑えられます。LT8642は、ADAR1000のメインの電源である3.3Vを供給します。また、この電源電圧はADTR1107のスイッチとLNAのV_DDにも供給されます。一方、LT8652はADTR1107のPAのV_DDに5Vを供給するために使用されます。

ADAR1000とADTR1107には、負の電源電圧が必要です。それらを生成するために、DC/DC反転レギュレータ「ADP5074」を使用しています。同ICは、保護された12Vの入力電圧を基に-6Vの中間電圧を生成します。この電圧を受け取るのは、負電圧LDO（低ドロップアウト）レギュレータの「LT3093」と「LT3094」です。LT3093は、ADTR1107が内蔵するスイッチのV_SSに-3.3Vを供給します。一方、LT3094はADAR1000用の-5Vを生成します。

12Vの入力は、もう1つの枝にも供給されます。その枝の初段には、降圧スイッチング・レギュレータ「LT8606」が配置されています。このICは、その他の機能用の3.3Vの電源電圧を生成します。また、この電圧は超低ノイズのLDOレギュレータ「ADP150」にも供給されます。同ICは1.8Vのデジタル電源を生成します。

パワーアップ時のシーケンス

図12に示したパワー・ツリーにおける起動シーケンスは複雑です。そのシーケンスの全体にわたり、必要な制御信号をユーザが用意しなければなりません。必要な制御信号の詳細を図13にまとめました。

起動シーケンスでは、まずボードに12Vの電源電圧を印加します。すると、以下の状態に移行します。

• LT8606から、その他の電源用の3.3Vが直ちに出力されます。同時に、ADP150 からデジタル電源用の1.8V も出力されます。
• ADM1172 のパワー・グッド信号（図13 の HOT_SWAP_PG）が出力され、ADP5074 が起動します。それにより、-6V の負電圧が出力されます。

上記のLT8606、ADP150、ADP5074は自動的に起動するので、ユーザが制御信号を用意する必要はありません。

残りのレギュレータは、ADTR1107のPAを損傷させることがないように特定のシーケンスに基づいて起動する必要があります。そのシーケンスは、パワーアップ信号（図13のPOWER_UP_DOWN_IN）の立ち上がりエッジがDフリップフロップに入力されることによって開始します。このDフリップフロップの出力はハイの状態で保持されます。この出力とADM1172のパワー・グッド信号はANDゲートに入力されます。両方の信号がハイになると、電圧シーケンサ／モニタ「ADM1186-2」用のイネーブル信号（SEQ_EN）がハイにアサートされます。同ICは、各LDOレギュレータに対して47ミリ秒の起動時間を与えます（47ミリ秒経過しても起動しない場合はフォルトの状態が生じていることになります）。各LDOレギュレータは、遅延時間を挟んで順次起動していきます。1つのLDOレギュレータが起動してから、次のLDOレギュレータが起動するまでには2.2ミリ秒の遅延時間が確保されます。より具体的なシーケンスは以下のようになります。

1. ADM1186-2のOUT1ピン（図13の+3.3 V_EN）がハイにアサートされ、3.3Vを出力するLT8642のイネーブル・ピンが駆動されます。LT8642は47ミリ秒の間にパワー・グッド信号をADM1186-2のV_IN1ピンにアサートする必要があります。このとき2.2ミリ秒の遅延が挿入されます。
2. ADM1186-2のOUT2ピンがハイにアサートされ、-3.3Vを出力するLT3093のイネーブル・ピンが駆動されます。LT3093は、47ミリ秒の間にパワー・グッド信号をADM1186-2のV_IN2ピンにアサートする必要があります。このとき2.2ミリ秒の遅延が挿入されます。
3. ADM1186-2のOUT3ピンがハイにアサートされ、-5Vを出力するLT3094のイネーブル・ピンが駆動されます。LT3094は、47ミリ秒の間にパワー・グッド信号をADM1186-2のV_IN3ピンにアサートする必要があります。このとき2.2ミリ秒の遅延が挿入されます。
4. ADM1186-2のOUT4ピンがハイにアサートされ、同ピンに接続されたANDゲートが駆動されます。このANDゲートのもう一方の入力は5Vの制御信号です。その後、ADM1186-2のPWDGDピンがハイにアサートされます。

以上のようなシーケンスにより、ADAR1000、ADTR1107のスイッチとLNAが完全に起動します。

続いて、ADAR1000はPA_BIASピンが-2V（PAのバイアス）を出力するようにプログラムされます。-2Vというのは、5Vの電源が投入された際、ADTR1107のPAを保護するための安全な値です。PA用のすべてのバイアス出力がプログラムされると、5Vの制御信号（図13の+5 V_CTRL_IN）の立ち上がりエッジによってDフリップフロップが駆動されます。このDフリップフロップの出力はハイの状態で保持され、それによってANDゲートの一方の入力が駆動されます。ANDゲートのもう一方の入力はADM1186-2のOUT4ピンです。このANDゲートによって、5Vを出力するLT8652のイネーブル・ピンがハイに駆動され、最後の電源が起動した状態になります。

電源の監視

続いて図14をご覧ください。これは、電源監視用の回路の構成を表しています。図中の「LTC2992」は電源モニタICです。このICにより、LT8642とLT8652が供給する電力を監視します。電力の監視は、各レギュレータの出力に付加されたセンス抵抗の両端の電圧を測定することで実現します。その電圧は、LTC2992が内蔵するADCによってサンプリングされます。得られた結果は、I²Cのポートを介して読み出すことが可能です。

また、LTC2992は4つのGPIO（General Purpose Input/Output）ピンを備えています。これらのピンは、デジタル信号の状態の検出に使用できます。このボードでは、以下に挙げる4つのデジタル信号の検出に使用しています。

• LT8652からのパワー・グッド信号
• ADM1186-2（シーケンサ）のUP/DOWNピンを駆動するイネーブル信号
• ADM1186-2からのパワー・グッド信号
• LT8652をイネーブルにする5Vの制御信号（+5 V_CTRL）

GPIOピンの状態は、I²Cのポートを介して読み出すことができます。

上記のとおり、LTC2992は電源の監視機能とデジタル信号の検出機能を提供します。これらは、ADAR1000とADTR1107へのメインの電源が正常に供給されていることを確認するために役立ちます。また、電源の監視機能はADAR1000/ADTR1107用のデバッグ・ツールやビルトインテスト（BIT：Built-in-test）のために利用することも可能です。アレイ内の個々のICを隔離して電源を投入することで、それぞれが適切な量の電力を消費していることを確認できます。

上述したように、LTC2992のGPIOピンを利用すればLT8652のパワー・グッド信号を検出できます。それにより、LT8652が正常に起動したか否かが確認されます。結果として、ADTR1107のPAに5Vの電源を投入可能な状態になるまで、5V用の制御信号を確実にローに保持できます。また、GPIOピンによってADM1186-2のシーケンスの状態を確認することも可能です。つまり、LDOレギュレータが起動しているか否か、起動／遮断のシーケンスが完了したか否かを検出できます。

まとめ

本稿では、平面フェーズド・アレイ・システムのRFフロント・エンドの設計に伴う課題について説明しました。この種のシステムでは、高周波に対応するための格子間隔に起因してサイズの制約が生じます。そのため、回路の設計には新たなアプローチが求められます。それらの課題は、容易に相互接続できるBFICとT/Rモジュールを採用することで大きく緩和されます。ADAR1000とADTR1107のグルーレスなインターフェースは次のようなメリットももたらします。それは、RF信号の配線パターンを短くすると共に、制御ラインの数を削減できるというものです。その結果、システムの応答が高速になると共に、キャリブレーションが容易になります。また、ADAR1000の各種の機能は1本のピンにより簡単に制御できます。加えて、同ICはビームのデータを格納するためのメモリも内蔵しています。そのため、送信／受信の迅速な切り替えや高速なビーム・アドバンスが可能になります。この種のシステムを構成する場合、プリント回路基板の片面はパッチ・アンテナ・アレイ用の実装スペースになります。このことから、効果的なヒート・シンクを実装するに当たってはある程度の妥協が必要になります。また、発振を防ぐためにはヒート・シンクのキャビティの解析が不可欠です。更に、システム全体のノイズやスプリアスを最小限に抑えつつ、アンプの損傷を防がなければなりません。そのためには、パワー・マネージメント用の設計が非常に重要になります。RFフロント・エンド用の電源の起動シーケンスを適切に制御することが可能なソリューションを実現しなければなりません。

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