AD9699
新規設計に推奨14ビット、3GSPS、JESD204B、シングルA/Dコンバータ
- 製品モデル
- 4
- 1Ku当たりの価格
- 最低価格：$545.70
製品の詳細
- JESD204B（サブクラス1）コーディング・シリアル・デジタル出力
- 最大16Gbps/レーンのレーン・レートをサポート
- 3GSPSでの全消費電力：2W（デフォルト設定）
- −2dBFS振幅、2.6GHz入力時の性能
- SFDR = 70dBFS
- SNR = 57.2dBFS
- −9dBFS振幅、2.6GHz入力時の性能
- SFDR = 78dBFS
- SNR = 59.5dBFS
- 内蔵入力バッファ
- ノイズ密度 = −152dBFS/Hz
- DC動作電源電圧：0.975V、1.9V、2.5V
- アナログ入力フルパワー帯域幅（−3dB）：9GHz
- 振幅検出ビットによる効率的なAGC実装
- 4個のデジタル・ダウンコンバータ内蔵
- 48ビットNCO
- 4つのカスケード・ハーフバンド・フィルタ
- 位相コヒーレントなNCOスイッチング
- 最大4チャンネル使用可能
- シリアル・ポート制御
- 2分周および4分周オプション付きインテジャー・クロック
- 柔軟なJESD204Bレーン構成
- オンチップ・ディザ
AD9699は、単一の14ビット、3GSPS A/Dコンバータ（ADC）です。低消費電力、小型、使いやすさを考慮して設計された、オンチップ・バッファとサンプル＆ホールド回路を備えたデバイスです。最大5GHzの広帯域アナログ信号をダイレクト・サンプリングするアプリケーションに対応できるように設計されています。このADC入力の−3dB帯域幅は9GHzです。AD9699は、広い入力帯域幅、高サンプリング・レート、優れた直線性、ロー・パワーを小型パッケージで実現できるように最適化されています。
ADCコアはマルチステージの差動パイプライン・アーキテクチャを採用し、出力誤差補正ロジックを内蔵しています。ADCの入力は広帯域幅になっており、サポートされている多様な入力範囲から選択できます。また、電圧リファレンスを内蔵しているので設計が容易になります。アナログ入力とクロック信号は差動入力です。ADCのデータ出力は、内部でクロスバー・マルチプレクサ（mux）を通して4つのデジタル・ダウンコンバータ（DDC）に接続されています。各DDCは48ビット周波数変換器（数値制御発振器（NCO））と最大4つのハーフバンド・デシメーション・フィルタという最大5つの信号処理段が接続された構成になっています。NCOではプリセット帯域幅を汎用入出力（GPIO）ピンで選択でき、最大3つの帯域を選択可能です。DDCモード間のAD9699の動作はシリアル・ペリフェラル・インターフェース（SPI）プログラマブル・プロファイルを介して選択可能です。
AD9699は、DDCブロックの他に、通信用レシーバー内に自動ゲイン制御（AGC）機能を簡素化する複数の機能を備えています。プログラマブル閾値検出器では、ADCのレジスタ0x0245の高速検出コントロール・ビットを使って入力信号電力をモニタリングすることができます。入力信号レベルがプログラマブル閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステム・ゲインを下げてADC入力でのオーバーレンジ状態を回避することができます。AD9699は、高速検出出力に加え、信号モニタリング機能も備えています。信号モニタ・ブロックは、ADCでデジタル化される信号に関する追加情報を提供します。
サブクラス1 JESD204Bに基づく高速シリアル出力は、DDCの構成と受信ロジック・デバイスの許容レーン・レートに応じて、1レーン、2レーン、4レーン、8レーンの多様なレーン構成にすることができます。マルチデバイス同期は、SYSREF±とSYNCINB±入力ピンを通してサポートされています。
AD9699には必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらの機能はすべて3線式SPIを使ってプログラムできます。
AD9699は12mm × 12mm、196ボールの無鉛BGAパッケージで提供され、−40°C～+85°Cの周囲温度範囲で仕様規定されています。この製品は米国の特許によって保護されています。
このデータシートでは、FD/GPIO_A0などの多機能を持つピンについては、ピン名全体を表記しますが、特定の機能のみが該当するところでは、FDのように1つのピン名のみを表記しています。
製品のハイライト
- 広い−3dB入力帯域幅（9GHz）により、最大約5GHzまでの信号のダイレクト無線周波数（RF）サンプリングをサポート。
- 内蔵の4個の広帯域デシメーション・フィルタとNCOブロックにより、マルチバンド・レシーバーをサポート。
- GPIOピンを使ってイネーブルされる高速NCOスイッチング。
- 特定のシステム条件を満たすように製品の各種特性と機能をSPIで制御。
- プログラマブルな高速オーバーレンジ検出と信号モニタリング。
- システム温度管理用のオンチップ温度ダイオード。
- 12mm × 12mm、196ボールBGA。
アプリケーション
- ダイバーシティ・マルチバンドおよびマルチ・モード・デジタル・レシーバー
- 3G/4G、TD-SCDMA、W-CDMA、GSM、LTE、LTE-A
- 電子テストおよび計測システム
- フェーズド・アレイ・レーダーおよび電子戦
- DOCSIS 3.0 CMTSアップストリーム・レシーブ・パス
- HFCデジタル・リバース・パス・レシーバー
- 探知装置
ドキュメント
製品選択ガイド 1
| 製品モデル | ピン／パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
|---|---|---|---|
| AD9699BBPZ-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
| AD9699BBPZRL-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
| AD9699WBBPZ-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) | ||
| AD9699WBBPZRL-3000 | 196-Ball BGA (12mm x 12mm x 1.42mm w/ EP) |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
必要なソフトウェア／ドライバが見つかりませんか？
ハードウェア・エコシステム
| 製品モデル | 製品ライフサイクル | 詳細 |
|---|---|---|
| クロック生成デバイス 2 | ||
| LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
| HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
| クロック分配器 （クロック・ディストリビューション） 3 | ||
| HMC6832 | 最終販売 | 低ノイズ、2:8 差動ファンアウト・バッファ |
| HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
| LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
| デジタル制御VGA 1 | ||
| ADL5205 | 新規設計に推奨 |
DGA（デジタル制御ゲイン・アンプ）、デュアル、35 dBのゲイン範囲、ステップ・サイズ 1 dB |
| 完全差動アンプ 1 | ||
| ADL5569 | 新規設計に推奨 | 6.5 GHz、超高感度ダイナミック・レンジ、差動アンプ |
ツールおよびシミュレーション
設計ツール 1
ADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くVirtual Eval （仮想評価、ベータ版）
ご使用の動作条件でADCとDACの性能をシミュレートします。
ツールを開くIBISモデル 1
Sパラメータ 1
評価用キット
AD9208評価用ボード
資料
ADS8-V1評価用ボード