概览
优势和特点
- 300 MHz，3.3 ns指令周期速率
- 6M位内部片内SRAM存储器
- 19 mm × 19 mm（484引脚）CSP_BGA或27 mm× 27 mm（625引脚）PBGA封装
- 双通道计算模块——每个包含ALU、乘法器、移位器和寄存器文件
- 双通道整数ALU，提供数据寻址和指针操作
- 集成I/O包括14通道DMA控制器、外部端口、4个链路端口、SDRAM控制器、可编程标志引脚、2个定时器以及用于系统集成的定时器过期引脚。
- 符合1149.1 IEEE标准的JTAG测试访问端口，用于片内仿真
- 支持无缝多处理片内仲裁，总线上多达8个TigerSHARC处理器
- 提供高性能静态超标量DSP操作，针对电信基础设施和其他严苛的大型多处理器DSP应用进行了优化
- 出色的DSP算法和I/O基准性能（参阅数据手册中表1和表2的基准）
- 支持在内部存储器、外部存储器、存储器映射外设、链路端口、其他DSP（多处理器）和主机处理器之间进行低开销DMA传输
- 通过非常灵活的指令集和高级语言DSP架构简化DSP编程
- 支持具有低通信开销的可扩展多处理系统
产品详情
ADSP-TS101S TigerSHARC®处理器是一款高性能、静态Superscalar™处理器，针对大型信号处理任务和通信基础设施进行了优化。DSP集成了非常宽的存储器宽度和双通道计算模块，支持32和40位浮点以及8、16、32和64位定点处理，为数字信号处理器设定了新的性能标准。TigerSHARC处理器的静态超标量架构让处理器可以执行每周期多达四个指令，从而执行24个定点（16位）运算或六个浮点运算。
三个独立的128位宽内部数据总线，每个连接到三个2M位存储区之一，支持四通道字数据、指令和I/O访问，并提供每秒14.4G字节的内部存储器带宽。ADSP-TS101S处理器内核的工作频率为300 MHz，具有3.3 ns的指令周期时间。使用其单指令、多数据(SIMD)特性，ADSP-TS101S每秒可以执行24亿40位MAC或6亿80位MAC。数据手册中的表1和表2显示了DSP的性能基准。
产品生命周期
量产
该产品系列中至少有一个型号已量产并可供采购。该产品适合用于新设计，但也可能有更新的替代产品。
评估套件 (2)
参考资料
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EE-205: 从ADSP-TS101S TigerSHARC®处理器移植代码到 ADSP-TS201S TigerSHARC 处理器的一些考虑1/1/2000
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EE-167: 使用VisualDSP++开发TigerSHARC DSP多处理器系统简介1/1/2000
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EE-157: ADSP-TS101分支目标缓冲的解释1/1/2000
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EE-147: 为TigerSHARC DSP编译器调整C源程序1/1/2000
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EE-104: Setting Up Streams with the VisualDSP Debugger11/5/1999
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• EE-104 Software Code
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VisualDSP++® 5.0 Assembler and Preprocessor Manual (Rev. 3.4)11/15/2009
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VisualDSP++® 5.0 Loader and Utilities Manual (Rev. 2.5)11/13/2009
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Documentation Errata
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VisualDSP++® 5.0 Licensing Guide (Rev. 1.4)11/13/2009
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VisualDSP++® 5.0 Kernel (VDK) Users Guide (Rev. 3.5)11/13/2009
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VisualDSP++® 5.0 Linker and Utilities Manual (Rev. 3.5)11/13/2009
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VisualDSP++® 5.0 Users Guide (Rev. 3.0)12/9/2007
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VisualDSP++® 5.0 Quick Installation Reference Card (Rev. 3.1)8/30/2007
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VisualDSP++® 5.0 Getting Started Guide (Rev. 3.0)8/30/2007
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Documentation Errata
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VisualDSP++® 5.0 Product Release Bulletin (Rev. 3.0)8/30/2007
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VisualDSP++® 5.0 C/C++ Compiler and Library Manual for TigerSHARC Processors (Rev. 4.1)8/30/2007
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Documentation Errata
软件代码及系统需求
工具及仿真模型
IBIS模型
BSDL模型
Designing with BGA
Surface Mount Assembly Recommendations for Plastic Ball Grid Array (PBGA) Packages
ADSP-TS101: 27x27 PBGA Package Siicon Revision 0.2, [BSDL Original File], 09/09/2003
Latest revisions to BSDL file.
ADSP-TS101: 27x27 PBGA Package Silicon Revision 0.0 and 0.1 [BSDL Original File], 10/12/2001
Latest revisions to BSDL file.
ADSP-TS101: 19x19mm PBGA Package Silicon Revision 0.2, [BSDL Original File], 09/09/2003
Latest revisions to BSDL file.
ADSP-TS101: 19x19mm PBGA Silicon Revision 0.0 and 0.1 [BSDL Original File], 02/08/2001
Latest revisions to BSDL file.
设计资源
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| Part Number | Material Declaration | Reliability Data | Pin/Package Drawing | CAD Symbols, Footprints & 3D Models |
|---|---|---|---|---|
| ADSP-TS101SAB1Z000 | 材料声明 | 质量和可靠性 | 625 ball BGA | |
| ADSP-TS101SAB1Z100 | 材料声明 | 质量和可靠性 | 625 ball BGA | |
| ADSP-TS101SAB2Z000 | 材料声明 | 质量和可靠性 | 484 ball BGA | |
| ADSP-TS101SAB2Z100 | 材料声明 | 质量和可靠性 | 484 ball BGA | |
| Wafer Fabrication Data |
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