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AD9549

双输入网络时钟发生器/同步器

英文数据手册

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优势和特点
产品详情

优势和特点

灵活的基准输入
输入频率8 kHz到750 MHz
两个基本输入
基准丢失指示器
自动与手动保持（Holdover）/转换模式
自动与手动保持（Switchover）/转换模式

平滑的A ～ B输出相变
保持（holdover）模式具有卓越的稳定性
可编程的16+1位输入分配器
差分HSTL时钟输出
输出频率高达750 MHz
单端CMOS输出；频率<50MHz

产品详情

AD9549为包括同步光纤网络 (SONET/SDH)在内的许多系统提供同步。AD9549可以产生与两个外部输入基准之一同步的输出时钟。外部基准可能包含非常恶劣的时间抖动，或者相位噪声。在基准丢失期间、甚至两个基准都丢失的情况下，AD9549能够利用数控环路和保持（holdover）电路连续产生有效的干净的（低抖动）输出时钟。

AD9549工作温度在工业温度范围，为-40°C ～ +85°C。

应用

网络同步

基准时钟抖动清除

SONET/SDH时钟，直到OC-192，包括前向纠错（FEC）

Stratum 3/3E基准时钟

无线基站，控制器

有线线缆基础设施

数据通信

Data Sheet, Rev. PrB, 5/07

产品分类

时钟与定时
- 时钟同步

射频和微波
- 时钟同步

领域

航空航天和防务
- 雷达

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产品生命周期推荐新设计使用

本产品已上市。数据手册包含所有最终性能规格和工作条件。ADI公司推荐新设计使用这些产品。

评估套件 (1)

EVAL-AD9549

AD9549 评估板

文档

数据手册 (1)

AD9549: Dual Input Network Clock Generator/Synchronizer Data Sheet (Rev. D)

应用笔记 (18)

AN-0983: Introduction to Zero-Delay Clock Timing Techniques

AN-756: Sampled Systems and the Effects of Clock Phase Noise and Jitter (Rev. 0)

AN-769: Generating Multiple Clock Outputs from the AD9540 (Rev. 0)

AN-939: Super-Nyquist Operation of the AD9912 Yields a High RF Output Signal (Rev. 0)

AN-837: DDS-Based Clock Jitter Performance vs. DAC Reconstruction Filter Performance (Rev. 0)

AN-823: Direct Digital Synthesizers in Clocking Applications Time (Rev. 0)

AN-927: Determining if a Spur is Related to the DDS/DAC or to Some Other Source (For Example, Switching Supplies) (Rev. 0)

AN-769: 基于AD9540产生多时钟输出 (Rev. 0)

AN-873: ADF4xxx系列PLL频率合成器的锁定检测 (Rev. 0)

AN-0983: 零延迟时钟定时技术简介 (Rev. 0)

AN-939: 利用AD9912的超奈奎斯特频率操作得到高RF输出信号 (Rev. 0)

AN-927: 确定杂散来源是DDS/DAC还是其他器件(例如开关电源)[中文版] (Rev. 0)

AN-837: 基于DDS的时钟抖动性能与DAC重构滤波器性能的关系[中文版] (Rev. 0)

AN-873: Lock Detect on the ADF4xxx Family of PLL Synthesizers (Rev. 0)

AN-823: 时钟应用中的直接数字频率合成器[中文版] (Rev. 0)

AN-756: 系统采样以及时钟相位噪声和抖动的影响[中文版] (Rev. 0)

AN-741: Little Known Characteristics of Phase Noise (Rev. 0)

AN-741: 鲜为人知的相位噪声特性

常见问题解答 (1)

常见问题解答

工具及仿真模型

IBIS模型

AD9549 IBIS Models

IBS

AD9549 (All Models/All Speed Grades)

参考资料

产品选型手册 (1)

RF、微波和毫米波IC选型指南

技术文章 (6)

Low-power direct digital synthesizer cores enable high level of integration

Improved DDS Devices Enable Advanced Comm Systems

ADI Buys Korean Mobile TV Chip Maker

Design A Clock-Distribution Strategy With Confidence

Understand the Effects of Clock Jitter and Phase Noise on Sampled Systems

Speedy A/Ds Demand Stable Clocks

在线研讨会 (1)

Network Clock: How To Achieve Maximum System Up Time

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PCN-PDN信息

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