JESD204B のサブクラス (パート1): JESD204B サブクラスとデターミニスティック・レーテンシーの紹介

情報時代の特徴は疑いなく、大きくなり続けるデータの収集、処理、分配に対するニーズの拡大です。これは、通信ネットワークでは、インフラストラクチャとそれを接続する部品の広帯域化を意味します。医療業界では、スキャン、X 線、その他の測定機器からさらに詳細な情報を得ることと解釈できます。同様に、テストや解析装置における帯域幅の急速な拡張は、電子テスト装置の高速化と高機能化となります。

データに対するこの強い需要が、データ・コンバータとロジック・デバイスの間の高速シリアル・リンクに対するJESD204 規格をJEDEC に制定させたのです。規格の“B” レビジョン(2011年にリリース)では、今日の広帯域化要求を可能にするため、シリアル・リンク・データレートを12.5 Gbps まで上げました。これら多くのアプリケーションでは、電源のオン/オフ・サイクル間に既知かつ一定の遅延でデータがシステムを通過する必要性があります。この概念は「デターミニスティック・レーテンシーDeterministic Latency」と呼ばれ、この要求に対する規定もJESD204B 規格で導入されました。このレビジョンのリリース前には、デターミニスティック・レーテンシーを必要とするシステム設計では、外部アプリケーション層の回路を使用してこの要求を実現していました。JESD204B 規格では、3 つのサブクラスが導入されました。サブクラス 0 はJESD204A 規格との後方互換性を目的としたもので、デターミニスティック・レーテンシーは規定されていません。サブクラス 1 では、外部リファレンス信号SYSREF を導入しました。この信号は、サンプル・タイミングのシステム・レベルのリファレンスを提供します。サブクラス 2 では、サンプル・タイミングに対するシステム・レベル・リファレンスとしてSYNC~ 信号の使い方を規定しています。各ケースとも、デターミニスティック・レーテンシーの実現に使用できるのはサンプル・タイミング・リファレンスです。この「ミニ・チュートリアル」の目的は、3 種類のJESD204B サブクラス間の動作上の違いを説明し、個々のデターミニスティック・レーテンシー機能を実現する実用的な知識を提供することです。

デターミニスティック・レーテンシーの概要

JESD204B 規格では、デターミニスティック・レーテンシー(DL)をフレームベースのサンプルがシリアル・トランスミッタに到着したタイミングから、シリアル・レシーバから出力されるタイミングまでの時間差として定義しています。遅延はフレーム・クロック・ドメインで測定され、少なくとも最小フレーム・クロック周期単位でインクリメントできる必要があります。遅延は、パワーアップ・サイクル間およびすべての再同期イベントで再現性を持つ必要があります。この定義を図1 に示します。

図1.デターミニスティック・レーテンシーの説明

JESD204 システムのデターミニスティック・レーテンシーは、固定遅延と変動遅延から構成されます。変動遅延は、デジタル処理ブロック内の複数のクロック・ドメイン間での電源オン/オフ・サイクル間で位相関係が決まらないことから発生します。JESD204A とJESD204B サブクラス0 のシステムでは、変動遅延は考慮できません。このため、電源オン/オフ・サイクルでの遅延変動がリンク内に存在します。

サブクラス 0

サブクラス 0 は、主にJESD204A デバイスに対する下位互換性を確保するためにJESD204B 規格で規定されています。これは、旧型JESD204A インターフェースを採用したカスタムASIC がシステム設計内に存在し、更新された機能を持つJESD204B コンバータをこれに接続したい場合に便利です。

JESD204B 規格からの要求

JESD204B 規格は、他のサブクラスに対する要求とは異なるサブクラス 0 モードでの動作に対する要求事項と推奨事項を規定しています。特に、SYNC~ 信号に対する要求は、サブクラス 1と異なります。

SYNC~ の要求 (サブクラス 2 にも適用):

  • JESD204B レシーバからのSYNC~ 出力は、レシーバのフレーム・クロックと同期している必要があります。

    • トランスミッタのフレーム・クロックがSYNC~に同期していることも要求されます。これは、トランスミッタのSYNC~ 入力にフレーム・クロック・カウンタをリセットさせることにより実現することができます。SYNC~ 入力からフレーム・クロック境界までの遅延を規定する必要があります。
  • デバイス・クロック (例えばLVDS)に対しては、同じロジックを使うことが推奨されます。
  • AC 結合でない必要があります。
  • レシーバ・デバイス・ピンでのデバイス・クロックからSYNC~ までの遅延(tDS_R) を規定する必要があります。

    • フレーム・クロックがデバイス・クロックより高速なシステムでは、フレーム・クロックを使ってSYNC~を入出力します。tDS_R の規定の有無に無関係です。
  • ト ラ ン ス ミ ッ タ の デ バ イ ス ・ ク ロ ッ ク に 対 す るSYNC~のセットアップ・タイムとホールド・タイムを規定する必要があります。

サブクラス0 動作の意味

1 つのJESD204 リンク内のレーン・アライメントは、各JESD204 レーンの可変バッファを使ってJESD204 レシーバ内で自動的に処理されます。初期レーン・アライメント・シーケンス(ILAS)で、すべてのレーンがモニタされ、最終着信レーンの「start of multiframe」アライメント制御文字が着信すると、すべてのバッファが同時に開放されます。これを図2 で説明します。

図 2.1 つのリンク内のレーン・アライメント

レシーバとトランスミッタからの両フレーム・クロックをSYNC~ 信号に同期させることが推奨されますが(上記のSYNC~要求を参照)、システム内でローカル・マルチフレーム・クロック(LMFC)を同期させるメカニズムはありません。このため、複数のコンバータ・デバイス間のリンク・アライメントは、デターミニスティック・レーテンシーの方法を使って実現不可能です。逆に、1 つのJESD204B リンクの一部として構成された1つのデバイス内の複数のコンバータは、外部回路なしでアラインすることができます。LMFC のミスアライメントは、リンクの総合遅延に対して最大1 LMFC 分の変動遅延成分となります。

マルチチップ同期に対するサブクラス0ソリューション

デターミニスティック・レーテンシーを実現する1 つの利点は、マルチチップ同期を行う手段を提供することですが、マルチチップ同期を実現するためにはデターミニスティック・レーテンシーは必要ありません。JESD204 規格では、トランスミッタからレシーバへサンプル情報を伝えるためにサンプル・データに「コントロール・ビット」を追加するように規定しています。ADC アプリケーションでは、コントロール・ビットを「タイム・スタンプ」として使用して、サンプルが外部リファレンスと同時に発生したことを表示することができます。サブクラス0 動作モデルでサブクラス1 デバイスを使用する場合、これはSYSREF 入力を使って実現することができます。1 個のロジック・デバイスに接続したマルチADC アプリケーションで、SYNC~ 信号を使うことも可能です。マルチチップ同期に対する基本的な要求はADC に対する外部リファレンスを持ち、JESD204 トランスミッタ内でコントロール・ビットをサポートすることです。

ADI のAD9625AD9680 は、マルチチップ・アライメントに対するタイム・スタンプ機能をサポートしているデバイスです。図 3 に、サンプルがこの外部リファレンスと一致して発生したことをSYSREF 入力を使ってタイム・スタンプする例を示します。図に示すように、デバイス・クロックでSYSREF がサンプルされると、指定されたコントロール・ビットがそのサンプル内でセットされます。これをJESD204B システム内の各デバイスに対して実行することができます。

図 3.複数のADC へのタイム・スタンプコントロール・ビットの追加

各 ADC デバイスからのサンプルがタイム・スタンプされると、ダウンストリームのロジック・デバイスはサンプルをアラインさせることができます(図4)。

図 4.タイム・スタンプされたサンプルのアライン

サブクラス1

1 つのリンク内のレーン・アライメントとマルチチップ・アライメントは、前述のようにサブクラス0 モードで動作している場合実現可能ですが、複数のデバイスからの同期サンプルに依存するだけでなく、データがコンバータとロジック・デバイスの間を通過するための既知のデターミニスティック・レーテンシーを必要とする多くのアプリケーションが存在します。例えば、幾つかのADC アプリケーションでは帰還ループを使って、フロントエンド・アナログ・ゲインをキャリブレーションしています。これは、多くの場合レシーバへのテスト入力信号を使って行われています。その後デジタル化データを使って調整が必要か否かを決めています。調整の決定にはアナログ入力からロジック・デバイスまでの遅延を知ることが不可欠です。このデータの到着時間は各電源オン/オフ・サイクルの後で同じである必要があり、同期イベントと無関係である必要があります。これらのアプリケーションでは、デターミニスティック・レーテンシーを実現する必要があります。

サブクラス0 システムでは、最終レーンの着信後にJESD204Bレシーバからサンプル・データが出力されますが、出力時間は、電源オン/オフ・サイクルごとに変化します。サブクラス1 システムでは、「受信バッファ」が定義され、その出力時間が外部SYSREF 信号の基準になります。そのため、JESD204B システムで発生する電源のオン/オフ・サイクルによる変化はありません。この概念を図 5 に示します。

図 5. サブクラス1 システムでSYSREF を使用したデータ出力タイミング

バッファ出力時間は、LMFC との関係を使ってSYSREF 信号の基準になります。SYSREF を使って、システム内のすべてのJESD204B デバイス間のLMFC の位相を揃えます。バッファ出力時間は、このSYSREF を揃えたLMFC を基準とします。

サブクラス1 のためのシステム要求とガイドライン

JESD204B システム内のデターミニスティック・レーテンシーの精度と信頼性は、デバイス・クロックとSYSREF の間の関係に依存します。デバイス・クロックは、システム・リファレンス・クロックであり、これからサンプル・クロック(一般に)、JESD204B クロック、シリアライザ・クロックが発生されます。このクロックは、SYSREF の取り込み、およびフレームとマルチフレーム・クロックのエッジの位相合わせに使用されます(図6 参照)。JESD204B 規格では、SYSREF とデバイス・クロックに対する要求事項と推奨事項を規定しています。この規格では、PCB レイアウトとシステム・タイミングのガイドラインも規定していますが、これらの要求のJESD204B システムでの実現方法は、デターミニスティック・レーテンシーの不確定性(DLU)などのアプリケーションのシステム・レベル要求に依存します。DLU と特定アプリケーションへの適用などその他の詳細については、「JESD204B サブクラス(パート2): サブクラス1 対サブクラス2 システムの考慮事項」で説明しています。

図 6. SYSREF を使用したフレーム・クロックの位相アライメント

サブクラス1 動作に対するその他の重要な要求と推奨事項:

  • SYSREF のエッジからフレームおよびマルチフレームまでの遅延は、JESD204B システム内のすべてのデバイスに対して規定する必要があります。ADI コンバータ製品では、これはSYSREF―LMFC 間遅延と呼ばれています。
  • 受信バッファを使ってデータをバッファし、SYSREFに揃えたLMFC をデータ出力のデターミニスティック・リファレンスとして使います。JESD204B 規格では、受信バッファ遅延(RBD)と呼ばれるものを規定しています。RBD はバッファの深さを決めるもので、1~k のフレーム・サイクル数(TF)が指定されます。RBD を使って、システムの変動遅延を補償します。マルチフレーム内のフレーム数が増えると、許容変動遅延が大きくなります。ADI DAC デバイスは、k 値として16 または32 をサポートします。大部分のアプリケーションに対して32 の設定が推奨されます。
  • デターミニスティック・レーテンシーの正確な値はメーカー毎に変り、同じメーカーでもデバイスごとに変わるため、システム内でマルチチップ同期が必要な場合は、同じモデルのコンバータを使うことが重要です。
  • デバイス間のレーン・スキューを小さくすることも重要です。ADI DAC アプリケーションの場合、デバイス間スキューと最大変動遅延の組み合わせをローカル・マルチフレーム・クロック(LMFC)の周期より小さくする必要があります。
  • デバイス・クロックとSYSREF を同じデバイスから発生させて、2 つの信号の位相アライメントを確保する必要があります。SYSREF とデバイス・クロックのデバイス間スキューも小さくする必要があります。
  • サブクラス0 動作とマルチチップ同期を説明する際に、SYNC~ 組み合わせの概念を説明します。サブクラス1システムの場合、これは不要です。

SYSREF とデバイス・クロック

SYSREF 信号は、シングル・パルス、周期的方形波、またはギャップのある周期的方形波にすることができます。SYSREF の周期は、LMFC の整数倍である必要があります。ADI デバイスは、3 タイプのSYSREF 信号をすべてサポートしています。

SYSREF 信号のタイミングは、デバイス・クロックのサンプリング・エッジが固定でユーザーから既知となるように、デバイス・クロックに対して正確に制御する必要があります。既に言及したように、SYSREF 信号はデバイス・クロックに同期したソースである必要があります。そのため、SYSREF はシステムにデバイス・クロックを供給するデバイスと同じデバイスで発生することが推奨されます。AD9525 は、この機能に適した1つのADI デバイスです。

JESD204B 規格のクロック分配スキューとその他のスキュー要求は、規定というよりはガイドラインのようなものです。これらは、ディシリアライザに対して推奨するスキュー除去能力を主張するために導入されました。これらは、JESD204B 規格のセクション4.12 に記載されています。SYSREF とクロック・スキューを求める実用的なガイドは、「JESD204B サブクラス(パート2): サブクラス1 対サブクラス2 システムの考慮事項」に記載してあります。

サブクラス2

サブクラス 2 システムでは、外部信号を使ってタイミング・リファレンスを提供するのではなく、SYNC~ 信号を使ってデターミニスティック・レーテンシーとマルチチップ同期を提供しています。この方式の主な利点は、JESD204B システムでのピン数とネット数が削減されることです。サブクラス1 のSYSREFの背景にある考えは、これを使ってシステム内のすべてのデバイスで内部フレームとマルチフレーム・クロック(LMFC)を同期化することであったことを思い出してください。レシーバのLMFC に基いてSYNC~が発生されるため、この信号には、外部リファレンスを使わない場合に、レシーバとトランスミッタの間で同じ同期を実現する際に使用できるLMFC タイミング情報が含まれています。SYNC~に対して要求される機能と精度は、サブクラス1 のSYNC~に要求される機能と精度より多くなっています。これらの要求とシステム同期タイミング要求から、実現可能なデバイス・クロック周波数は低くなっています。これは「JESD204B サブクラス(パート2): サブクラス1 対サブクラス2 システムの考慮事項」で詳しく説明します。

タイミング要求を満たすと同時にSYNC~をタイミング・リファレンスとして使用する問題は、SYSREF を使用する場合と同じです。システム・タイミング精度は、PCB 上のSYNC~とデバイス・クロックの分配スキュー、およびそれらの伝搬遅延に制限されます。精度の分解能はデバイス・クロック周期に依存します。サブクラス1 の場合と同様に、システムDLU 要求が分配スキュー規定値を決定します。

サブクラス1 システムでは、デバイス・クロック/SYSREF ソースがマスター・リファレンスで、同期要求はロジック・デバイスから来ます。サブクラス2 システムでは、ロジック・デバイスがマスター・タイミング・コントローラで、リンクの両側でLMFC 位相を補正する機能を持ちます。これを実現する方法は、システムがDAC ベースのシステムであるか、またはADC ベースのシステムであるかに依存します。

ADC サブクラス2 の概要

サブクラス2 ADC アプリケーションでは、SYNC~ のディアサーションは検出クロックで取り込まれ、これは一般にデバイス・クロックであり、LMFC 位相のリセットに使われます。SYNC~を検出し取り込み、さらにローカルLMFC をリセットすると、JESD204B トランスミッタはK28.5 文字の送信を開始し、システム・クロックが安定するまで送信を続けます。同期プロセスのILAS 部分が、クロックが安定した後のLMFC 境界で開始されます。ADC システムでは、ADC のLMFC のアライメントはインタラクティブ・プロセスではなく、1 回のSYNC~ アサーションで確立されます(図7 参照)。周期的SYNC~ を使ってトランスミッタのLMFC 位相アライメントをモニタすることもできます。詳細については、JESD204B 規格のセクション6.4 を参照してください。

図 7.SYNC~を使用したフレーム・クロックの位相アライメント

DAC サブクラス2 の概要

サブクラス2 動作では、ロジック・デバイスのLMFC がマスターLMFC リファレンスで、コンバータLMFC はこれに位相を揃える必要があります。サブクラス2 DAC アプリケーションでは、ロジック・デバイスも検出クロック(一般にデバイス・クロック)を使って1 個または複数のDAC デバイスからのSYNC~を取り込みます。ロジック・デバイスは、それ自身のLMFC とDAC LMFC との間の位相差を検出し、同期のILAS 部分で調整コマンドをDACへ発行します。ILAS はマルチフレーム4 個分の長さで、LMFC位相調整情報を含むリンク・パラメータが2 番目のLMFC 周期でレシーバへ送信されます。JESD204B システムでロジック・デバイスからDAC へ与えられるLMFC 位相調整コマンドは、次のように与えられます。

  • PHADJ (位相調整): このコマンドは位相調整の要否を表示します。
  • ADJCNT (カウント調整): このコマンドは必要な調整ステップ数を表示します。
  • ADJDIR (調整方向): このコマンドはLMFC 位相を進めさせるか、遅れさせるかを表示します。

調整クロック分解能とLMFC 周期に対する関係に応じて、DACのLMFC 調整に要する時間はILAS の1 周期を超えることがあります。DAC で位相調整を行った後、SYNC~をロー・レベルにしてエラー報告を発行します。ロジック・デバイス上のトランスミッタは、この再アサーションを使ってLMFC 位相差を再度検出します。調整がこれ以上不要な場合は、PHADJ ビットがILAS 中にリセットされて、レシーバからのエラー報告はありません。この時点で、LMFC が揃えられて、ユーザー・データの送信が開始できます。さらに調整が必要な場合は、ロジック・デバイスのトランスミッタはプロセスをもう1 回開始させます。詳細については、JESD204B 規格のセクション6.4 を参照してください。

JESD204B システム内のすべてのデバイスでLMFC 位相が揃った後、サブクラス1 と同じ方法でデターミニスティック・レーテンシーが実現されます。すなわち、最終着信レーン・データの非デターミニスティック着信時間ではなく、受信バッファの出力時間は位相が揃ったLMFC を基準とするようになります(図5 参照)。唯一の違いは、LMFC 位相アライメントを実現する方法にあります。

システム要求とサブクラス2 実現のガイドライン

JESD204B システム内のデターミニスティック・レーテンシーの精度と信頼性は、デバイス・クロックとJESD204B システム内の各SYNC~信号との間の関係に依存します。サブクラス1 の場合と同様に、デバイス・クロックはシステム・リファレンス・クロックであり、これからサンプル・クロック、JESD204Bクロック、シリアライザ・クロックが発生されます。これを使ってSYNC~を取り込見ます。このSYNC~はシステム内のLMFC 位相関係に関する情報をロジック・デバイスへ提供します。JESD204B 規格では、サブクラス2 動作に対する要求事項と推奨事項を次のように規定しています。

  • ADC の場合:

    • ADC は、ロジック・デバイスから検出したSYNC~に対して内部フレーム・クロックとLMFC (多分サンプル・クロック)を調整する必要があります。
    • LMFC 調整の分解能はデバイス・メーカーが決定する必要があり、システム同期精度を制限します。
    • SYNC~ 検出分解能は、デバイス・メーカーが決定する必要があり、システム同期精度を制限します。
    • SYNC~ のディアサーションからADC LMFC境界までの遅延(図7 参照)は、規定する必要があります。
  • DAC の場合:

    • DAC は、ロジック・デバイスからの指示に従い内部フレーム・クロックとLMFC を調整できる必要があります(DAC サブクラス2の概要セクションの説明通り)。
    • DAC LMFC 調整分解能は規定する必要があります(DAC デバイス・クロック周期数を使用)。
    • DAC は、位相調整を行うごとにエラー報告を発行する必要があります。
  • DAC アプリケーション内のロジック・デバイスの場合:

    • 自身の LMFC に対するSYNC 位相を検出クロック(一般にデバイス・クロック)のインクリメント数単位で検出できる必要があります。
    • DAC 調整分解能に基いてADJCNT を計算できる必要があります。
    • ILAS 中に補正情報をDAC へ送信できる必要があります(表1 に説明)。

最後に

今日および将来のアプリケーションで高速なデータ処理機能に対する要求を満たすため、JESD204B はデータ・コンバータとロジック・デバイスの間の通信チャンネルで要求されるマルチギガビット・インターフェースを規定します。アプリケーションで必要とするサブクラスを決定することは、システム設計で重要なステップです。デターミニスティック・レーテンシーを必要としないシステムでは、3 種類のいずれのサブクラスでも十分ですが、サブクラス0 は最も問題少なく実現できます。デターミニスティック・レーテンシーが要求される場合は、サブクラス1 またはサブクラス2 の設計に対して他のシステム・レベル事項を考慮する必要があります。「JESD204B サブクラス (パート2): サブクラス 1 対サブクラス2 システムの考慮事項」で、ユーザーの設計に対するJESD204Bの適切なサブクラス選択についてシステム設計者の理解を支援するためにこれらの問題の幾つかを詳しく説明します。

Del Jones

Del Jones

Del Jonesは、アナログ・デバイセズの高速コンバータ・チーム(ノースカロライナ州グリーンズボロ)に所属するアプリケーション・エンジニアです。2000年に入社し、ADC、DAC、シリアル・インターフェースを担当してきました。その前は、プリント回路基板やFPGAの設計技術者として通信業界で業務に携わっていました。テキサス大学で電気工学の学士号を取得しています。