フォト・ダイオード用のトランスインピーダンス・アンプにT型回路を適用する方法【Part 2】ループ・ゲイン、ノイズ性能、単電源の動作

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Figure 1

   

要約

前回（本連載のPart 1）は、基本的なトランスインピーダンス・アンプ（以下、TIA）回路の動作を補償するための設計フローを示しました。その上で、寄生容量のレベルよりも大きな値の補償用コンデンサを使えるようにするために、T型回路（Tee Network）を追加する方法を紹介しました。今回（Part 2）は、そのT型回路がTIA回路のループ・ゲイン（LG：Loop Gain）に及ぼす影響について解説します。また、それらの影響がT型回路の設計に使用する式にどのように対応づけられるのかを明らかにします。

はじめに

Part 1では、T型回路の設計に使用するいくつかの式を示しました。それらの式については、LGのプロットに現れる項を調整することで視覚的に理解できます。つまり、T型回路の役割をより容易に把握することが可能になります。本稿では、まずこのことについて詳しく説明します。次に、T型回路が出力スポット・ノイズや積分ノイズに及ぼす影響について検討します。続いて、T型回路を追加したTIA回路を単一電源で動作させるために必要になる回路の変更点について解説します。更に、50MΩの帰還抵抗を使用する非常に条件の厳しいTIA回路にT型回路を適用する方法を紹介します。これについては、必要なフィードバック用コンデンサCfの値を、寄生容量の一般的な値である0.2pFに引き上げた状態で実施したシミュレーションの結果を示すことにします。

T型回路によるLGの調整

ここでは、T型回路を使用する場合の補償方法に注目します。具体的には、Part 1で図2として示したLGのプロットの各部に調整を施します。その際には、フィードバック・ループに追加するT型回路の影響に対しても調整が加わることになります。図1に示すプロットを得るためには、以下のような調整を行います。

1. 低い周波数におけるノイズ・ゲイン（NG：Noise Gain）は20log(A_t)の分だけ上方にシフトします。
2. 同様に、ゼロの周波数Z₁もA_tによって高い周波数側に移動します。
3. ループ内に追加したT型回路（分圧器）により、オペアンプのオープンループ・ゲインA_olの曲線が実質的に下方にシフトします。A_olの曲線全体が、20log(A_t)の分だけ下方にシフトします。
4. Z₁が高くなった分だけゲイン帯域幅積（GBP：Gain Bandwidth Product。以下、GB積）が低下するので、周波数F_oは変化しません。
5. Part 1では、バターワース応答を得るために、NGのポールについてP₁ = 0.707×F_oという目標を設定しました。この設定を維持すれば、T型回路を追加してもその周波数は変化しません。T型回路によるゲインが得られるので、帰還抵抗Rfの値をより低く設定すると、必要なCfの値が大きくなります。特に難易度の高い設計においても、Cfの値は実装が可能な範囲に収まる可能性があります。
6. 高い周波数におけるNGは、1 + C_s/Cfによって決まります。このNGは、ゲインA_tによって低下します。また、オペアンプのA_olの曲線もA_tによって下方にシフトします。その結果、周波数F_cはT型回路を追加しない場合と同じ位置になります。

Part 1の図5に基づき、T型回路によるゲイン（2.78）を用いてLGのプロットを調整するとします。その場合、LGのプロットの主要な要素は以下のように調整されます。

1. 低い周波数におけるNGは20log(2.78) = 8.9dBに増加します。
2. Z₁（1/2πRfC_s）は1.63MHzにシフトします（T型回路を追加しない場合の556kHzの2.78倍）。
3. 実効的なGB積は1.3GHz/2.78 = 467MHzと下方にシフトします。
4. Z₁とGB積の幾何平均（F_o）は√1.63MHz×467MHz =27.6MHzで変化しません。
5. フィードバック・ループのポールは0.707×F_o = 0.707×27.6MHz = 19.5MHzに設定されます。
6. Cfの値が大きくなると、高い周波数におけるNGは、1+ 14.3pF/1.2pF = 13に低下します。これにより、F_c =467MHz/13 = 35.9MHzという周波数でGB積の曲線と交差します。T型回路のゲインにより、安定した最小ゲインも10/2.78 = 3.6に低下します。新たなNG2 = 13は、この値を十分に上回っています。

T型回路を追加した場合のトータルの出力積分ノイズ

T型回路を使用すると、各ノイズ項のゲインが変化します。但し、定義の上では、T型回路を使用しても、同じ抵抗ゲインを維持するオペアンプの入力電流ノイズは変化しません。入力スポット電圧ノイズは、出力にNGの曲線を乗じた値に達します。その後、F_cまたはノイズ電力帯域幅（NPBW：Noise Power Bandwidth）を制限するポスト・フィルタによって、より狭い帯域幅に制限されます。T型回路により、低い周波数から新たなノイズ・ゲインのゼロの周波数までにわたり、ゲインが1からA_tに増大します。このゼロの周波数は、ゲインA_tによって、T型回路がない場合の位置から高い周波数側にシフトします。T型回路を追加することで寄与分が増大するわけですが、通常、この部分の出力積分ノイズは全体のごく一部に過ぎず、トータルの出力積分ノイズの増加率が0.5%を上回ることはありません。NGの曲線の立ち上がり部分により、P₁までの積分において、T型回路を使用しない場合と同一の等価スポット・ノイズが追加されます。NPBWがP₁の周波数よりも高い場合（NGは1 + C_s/Cfで設定され、現在は低減されているより高い周波数で平坦になります）、T型回路のゲインにより増幅されて同じ出力レベルになり、P₁からF_cまでの平坦な範囲は同等になります。

T型回路を追加すると必然的に出力積分ノイズが増加します。その中でも、特に重要な要素は帰還抵抗のジョンソン・ノイズです。単にRfだけを使用する場合とT型回路を使用する場合のスポット・ノイズを比較すると、T型回路を使用するとノイズが√A_t倍に増加することがわかります。Rfのノイズに起因する元のスポット・ノイズ電圧の項は次のようになります。

Rfのジョンソン・ノイズ（T型回路なし）に起因する出力スポット・ノイズは、以下のようになります。

ゲインと出力ノイズにおけるR2の小さな影響を無視すると、T型回路のA_tによってRfが低減されます。一方、そのスポット・ノイズはA_t倍に増幅されます。R2がTIAのゲインと出力ノイズに及ぼす小さな影響を無視すると、その調整の結果として、Rf’はA_tによって低減されたRfの値になります。

オペアンプの出力におけるスポット・ノイズの観点から見ると、元のRfによって生じるジョンソン・ノイズの寄与分は√A_tによって増加します。多くの場合、トータルの等価積分出力Vo rmsに占める抵抗のノイズの割合はごくわずかです。つまり、この調整を施しても、トータルの積分ノイズはわずかしか増大しません。なお、上記の2つの式におけるRfは、元の所望のゲインに対応しています。

NPBWを20MHzに設定した例（Part 1の図5）においてT型回路を使用しなければ、入力電流ノイズとRfによるゲインの積が、トータルの出力ノイズ電力の86%を占める支配的な要素になります。Cf = 1.2pFを目標としてT型回路を使用する場合、20MHzまでの積分ノイズ（シミュレーションによる値）はT型回路がない場合の330μVrmsから351μVrmsに増大（わずか6%）します。この増大は、Rfのノイズの寄与率が、全体の6%から、出力スポット・ノイズに√A_tが乗じられて15%まで増加することで生じます。

単一電源を使用するための設計の変更

ユニポーラ出力のダイオードに対応するTIA回路では、多くの場合、オペアンプを単一電源で動作させます。その場合、入力がゼロの場合の出力電圧を負の電源電圧よりわずかに高い値に設定することで、出力段が飽和することなく、より高速で線形な応答が得られるようにします。V+入力（ダイオードのバイアス電圧の一部）に実際のグラウンドを接続して動作させる最も簡単な方法は次のようなものになります。すなわち、「LT6200-10」のような一般的なRR_OUTのオペアンプの出力段に十分なヘッドルームを設けるために、値の小さい負の電源電圧（-0.25Vなど）を供給する方法です。

図2に示したのは、負電源が存在しない場合に向けて変更を加えた回路です。この回路では、5Vの単一電源を使用し、入力と出力を約0.25Vにバイアスして、ダイオードの入力電流が流れないようにしています。V+入力にはそのオフセットが加わるので、出力オフセットの項としてそれを除去するために、同じ電圧をT型回路の抵抗R1の片側に印加する必要があります。この回路を対象として標準的なシミュレーションを実行すると、出力のDCバイアスが0.236Vになりました。広い帯域にわたりTIA回路が良好な性能を示すようにするには、R1に対するV_BIASのソースが、広い帯域にわたりノイズが小さく抑えられた状態で低い出力インピーダンスを示すようにしなければなりません。具体的な手段としては、「ADA4899-1」のようなオペアンプを使用して、R1に印加するVbiasをバッファするとよいでしょう。

ここで、図2に示した5Vの単一電源で動作する回路のシミュレーション結果を示します。図3は、小信号を用いた場合のAC応答を表しています。ご覧のように、この応答は0.25dBのピークを持ち、28.8MHzでロールオフしています。Part 1では、正負の両電源（±2.5V）を使用し、その中央の電圧を基準とした応答を図6として示しました。その結果と図2の応答を比較すると、わずかなずれが生じていることがわかります。図3のクローズド・ループの応答が正負の両電源を使用する場合よりもわずかに高いピークを示すのは、内部のA_olの曲線がわずかにシフトするからだと考えられます。この0.25dBのピークはQが0.8のクローズド・ループに対応しており、ステップ入力に対して9%（公称値）のオーバーシュートが生じると予想されます。

図4に示したのは、周波数が2MHzで振幅が0.25V～2.25Vの方形波を出力させた場合の結果です。この波形を見ると、想定値の9%を上回るレベルでオーバーシュートが生じています。したがって、オーバーシュートが負の電源にクリップしないように、負側に少し余裕を持たせる必要があることがわかります。このオーバーシュートは、Cfの値をわずかに高くすることで低減できます。また、NPBWを制限するために何らかのポスト・フィルタを適用すれば、オーバーシュートを低減することが可能です。各設計において積分ノイズを制限するためには、ポスト・フィルタの使用を検討するとよいでしょう。

JFET入力のオペアンプとT型回路の併用

TIA回路にT型回路を適用する手法は非常に有用なものです。このことを説明するために、容量が100pFのフォト・ダイオードと50MΩの帰還抵抗を使用するTIA回路について考えます。この回路では、JFET入力を備えるオペアンプ「AD8065」を使用することにします。このアンプはFastFET^™を適用した製品であり、ユニティ・ゲインでも安定性が得られます。本稿で示した式は、入力バイアス電流が非常に少なく、ユニティ・ゲインで安定性が得られ、GB積が67MHzのオペアンプにも適用できます。TIA回路のゲインが非常に高い場合、入力バイアス電流が帰還抵抗を流れることで生じる出力DCオフセットを防止するために、JFET入力またはCMOS入力のオペアンプを使用することが推奨されます。シンプルな設計では0.1pFのCfが必要になりますが、この値は実装するには小さすぎます。そこで、寄生容量が約0.2pFのRfを使用する場合、図5に示したようにT型回路を適用するとよいでしょう。ここでは、Rfの値を50MΩから25.4MΩに低減し、比較的小さい値のR1、R2を使用します。それにより、1.97のA_tが得られます。図5の回路のシミュレーションを実施したところ、バターワース応答において期待されるF_-3dBは、想定どおり44kHzとなりました。

このJFET入力のオペアンプでは、入力バイアス電流をマッチングさせる必要はありません。そのため、V+入力とグラウンドの間にはマッチング用の抵抗は配置しません。入力バイアス電流（25℃）は最大6pAであり、それによって追加される出力オフセット誤差はわずか6pA×50MΩ = 0.3mVに抑えられます。一方、25℃における最大入力オフセット電圧は1.5mVです。これにより、出力オフセット誤差には1.97×1.5mV = 2.96mVが追加されます。シンプルな設計を対象とするシミュレーションにより30kHzまでのトータルの出力積分ノイズを算出すると、その値は732μVrms（入力換算で14.7pArms）になりました。ここでT型回路を追加すると、その値が743μVrmsに増加します。但し、この設計における支配的なノイズ項は、AD8065の7nVの入力電圧ノイズにピークのNGを乗じたものになります。つまり、T型回路を追加しても、実際には変化を生じさせることがない項が加わるだけです。そのため、ノイズはごくわずかしか増加しません。

まとめ

TIA回路を単純なフローで設計した結果、実装が非常に困難な値の小さいCfが必要になったとします。その場合、抵抗を用いたT型回路を適用するとよいでしょう。その結果、出力積分ノイズがわずかに増大する可能性がありますが、同じゲインとSSBWを維持しつつCfの値を高く設定できます。この手法を用いれば、実装が容易になるように、必要なCfの値を標準コンデンサの値と正確に合致させることも可能です。抵抗の寄生容量については、0.20pFという典型的な値を考慮するようにしてください。バイポーラ入力のオペアンプでは、バイアス電流をキャンセルするためにV+入力に抵抗が付加されることがあります。その結果、入力コモン・モード電圧がシフトしてしまうかもしれません。この電圧のシフトも、T型回路によって緩和できます。バイアス電流をキャンセルするための抵抗を使用する場合、その抵抗のノイズ帯域を制限するために、V+入力にコンデンサを追加してください。

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