フォト・ダイオード用のトランスインピーダンス・アンプにT型回路を適用する方法【Part 1】補償のための設計フロー

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Figure 1

   

要約

トランスインピーダンス・アンプ回路（以下、TIA）に求められるゲインと速度は向上し続けています。そのため、初段のオペアンプと外付け部品に対しては、より厳しい要件が課せられるようになりました。具体的には、非常に高いゲイン帯域幅積（GB積）を実現しつつ、できるだけ小さいフィードバック用のコンデンサを使用することが求められます。この連載では2回に分けて、そうしたニーズに応えられるTIAの設計について解説します。今回（Part 1）は、シンプルなTIAの動作を補償するための4ステップから成る設計フローについて説明します。そのフローに従えば、クローズド・ループの回路によって近似的にバターワース応答を得ることができます。続いて、フィードバック経路にT型回路（Tee Network）を追加して設計の調整を図ります。そのために必要な簡単な式を示すと共に、この手法によって得られる実装上のメリットを明らかにします。なお、Part 2では、T型回路を追加することによって生じるループ・ゲイン（LG：Loop Gain）／出力ノイズの変化について解説します。また、単一電源で動作させるための回路の修正方法を紹介します。更に、帰還抵抗が50MΩのTIAに対してT型回路を適用する方法について解説します。その方法では、フィードバック用のコンデンサを値の大きいものに変更すると共に、JFET入力のオペアンプを使用します。

はじめに

光の検出に関する要件は、多くの分野で急速に厳しくなっています。既存の文献を見ると、そのための設計／ソリューションとして多様なアプローチが紹介されていることがわかります。本稿では、そのようなニーズに対応するために近似を用いた比較的シンプルな設計方法について説明します。図1に示したのは、フォト・ダイオードを対象とする基本的なTIAの例です。この回路では、GB積が1.3GHzのオペアンプ「LT6200-10」を使用しています。それにより、補償回路を適用していない電圧フィードバック・アンプ（VFA：Voltage Feedback Amplifier）を構成しています。図1を見れば、この回路の構成要素について把握できます。また、この回路について吟味すれば、設計上の課題について理解することが可能になります。

図1には明示していませんが、この回路は容量が10pFの光検出用ダイオードを対象としています。このダイオードには、所定の逆バイアス電圧を印加します。そして20kΩの帰還抵抗を使用し、回路への入力電流を出力電圧に変換します。本稿では、クローズド・ループの構成で2次バターワースの周波数応答を実現することにより、所望のゲインが得られるようにすることを目標とします。図1の回路は、そのための出発点として使用します。まずは以下に示す流れで、この回路の重要なポイントについて確認していきましょう。

1. このバイポーラ入力のオペアンプを負電源の近くで動作させた場合、入力ピンから比較的多くの入力バイアス電流が流れ出します。LT6200-10のようにレールtoレールの入力段を備えるオペアンプの場合、正電源に近い位置にクロスオーバーが存在し、そのポイントで別の入力段がアクティブになります。TIAの設計では、入力ピンは通常は負電源側にバイアスされ、コモンモード（CM：Common-Mode）の意味では変化しません。その場合、オンラインで提供されているSPICEモデルを使用すると、PNPの入力段においては18μA（代表値）のバイアス電流がピンから流れ出ることがわかります。抵抗R_balは、このバイアス電流による出力のDC誤差をI_offset×R_fの項まで相殺します。また、R_balからのジョンソン・ノイズを減衰させるために、コンデンサC_filを追加しています。R_bal（20kΩ）を流れる18μAの入力バイアス電流により、V+のノード（入力ピン）の電圧が0.36Vだけ正の方向にシフトします。この電圧は、フォト・ダイオードのバイアス電圧にも加算されます。この例では、仕様で規定されている最大4μAの入力オフセット電流により、4μA×20kΩ =±80mVの電圧が出力DC誤差に加わることになります。
2. この出発点となる回路では、平衡型のバイポーラ電源を使用します。そこで、初期のテストはグラウンドを中心とする電源を用いて実施することになります。通常、検出用ダイオードによって得られるのはユニポーラの出力電流（図1ではシンク）です。この回路では、最小レベルのユニポーラの正電圧からスイングするように入力と出力をバイアスします。なお、単一電源を使用するように図1の回路を修正する方法についてはPart 2で検討します。
3. 補償に向けた解析（フィードバック用コンデンサC_fの値を設定する）では、入力部の寄生容量C_cm + C_diffの値をダイオードの元の容量に追加することが重要です。「LTspice^®」に用意されたLTC6200-10のモデルをテストしたところ、C_cmの値は3.6pF、C_diffの値は0.7pFとなっていました。そこで、この設計例では元の容量（10pF）に4.3pFを追加します。つまり、設計では総容量C_s = C_diode + C_cm + C_diffという式を使用します（データシートを見ると、より大きな高い値が記載されていますが、本稿で実施する検討はシミュレーションをベースとするのでそのモデルの値を使用する必要があります）。
4. データシートを見ると、LTC6200-10のGB積は1.6GHzとなっています。ただ、TIAの補償を行う場合、ノイズ・ゲイン（NG：Noise Gain）はオペアンプのオープンループ・ゲイン（A_ol）の曲線と比較的高い周波数で交差します。そこで、TIAの設計では、補償を行う際の正しいGB積の値を推定するために、A_olの位相が約90° になる領域で、A_olの曲線において単一ポールをユニティ・ゲインに投影する必要があります。それにより、オンラインのシミュレーション・モデルを使用する場合、GB積として1.3GHzという値が導かれます。
5. 図1の回路では、C_fの値を0.42pFに設定しています。本稿では、いくつかのシンプルなステップを通し、図2のLGの曲線を使用してこの推定値を導出する方法を示します。図2に示したLGの曲線は、ほとんどのTIAの設計において標準的なものだと言えます。この図では、アンプのオープンループ・ゲインの曲線にフィードバック系のNGの応答を重ね合わせています。それにより、この設計における主要な周波数の値を示しています。

上述したとおり、図2のLG曲線を見れば主要な周波数がどのように決まるのかがわかります。

F_oは、クローズド・ループの2次の周波数応答においてV_out/I_diodeに対応する周波数です。これは、ゼロの周波数（Z₁）から増大するNGがデバイスのA_olの応答と交わる点に相当します。数学的に言えば、Z₁とアンプのGB積の幾何平均に相当します。本稿で取り上げる簡素な設計フローでは、単一ポールのオペアンプのA_olに対応するモデルを使用すれば十分です。

Z₁の値は1/(2π×R_f×(C_s + C_f))で決まります。NGはこのZ1から増加し始めます。通常、C_fはC_sよりもかなり小さくなります。この点に注目すれば、非常に便利な近似を利用できます。つまり、近似解においてZ₁の式からC_fを削除できる可能性があるということです。F₀の式では平方根をとるので、Z₁に関する上記の近似を使用しても誤差は非常に小さく抑えられます。

補償に関して課題になるのは、NGのポールの設定です。P₁ =1/(2πR_fC_f)と設定するか、または既にR_fが選択されている場合には単純にC_fを設定することになります。図1の回路に対応する2次のラプラス伝達関数を詳細に解析することで、クローズド・ループの2次応答Q≒(P₁/F_o)が明らかになります。この非常に有用な結果は、Q = 0.707（P₁ = 0.707×F_oと設定）を目標にすると更に単純化できます。それにより得られるクローズド・ループの応答は、F_-3dB = F_oの最大平坦バターワースに近くなります。

以上のことから、C_fの値の設定に向けてはシンプルな4ステップの解法が導き出されます。それにより、TIAのクローズド・ループのバターワース応答が得られます。上記の内容に基づくと、4つのステップは以下のようなものになります。

【ステップ1】NGのゼロの大まかな値を求めます。すると、(1/(2π×20kΩ×14.3pF)) = 556kHzという値が得られます（Z₁を表す本来の式のC_fを無視しています）。

【 ステップ2】このNGのゼロ（Z₁）とアンプのGB積を用いてF_-3dBの値を見積もります。Q = 0.707という設計上の目標に対して、F_-3dB = F_o = √(556kHz×1.3GHz) = 26.9MHzという値が得られます。

【 ステップ3】フィードバック系のポールP₁を0.707×F_o =0.707×26.9MHz = 19MHzに設定します。または、C_f = 1/(2π×19MHz×20kΩ) = 0.42pFとします。

【 ステップ4】高い周波数におけるNGが、アンプが安定する最小ゲインよりも高いことを確認します。つまり、1 +(14.3pF/0.42pF) = 35V/Vが、オペアンプICの仕様に規定されている10V/Vという値よりも大きいことを確認するということです。それにより、図2におけるF_cは1.3GHz/35 = 37MHzとなります。

2次のバターワース応答を目標とする設計では、65.5° の位相余裕（単一ポールの理想的なA_olの場合）が得られます。これは、A_olの高次のポールがF_cの周波数よりもはるかに高い位置にある場合、高い安定性が得られるということを意味します。この例はそのようになっています。バターワース応答を目標とする簡素化された設計に基づけば、C_fの値をそのQの比でスケーリングすることで他の任意のQを実現できることになります。TIAに関する従来の多くの設計フローでは、フィードバック系のポールをF_oの位置に配置し、Q = 1にすることを目標としていました。その結果を得るには、バターワース応答に対応するC_fの値を0.707/1だけ小さくします。それにより、Q = 1の2次の応答において、16%のステップ・オーバーシュートによる1.2dBのピーキングが得られます。

図1の回路を対象として、LTspiceにより小信号を用いたAC応答のシミュレーションを実行すると、図3に示す比較的平坦な応答が得られます。これは2次の形状ではありません。LT6200-10のモデルを使用した場合、A_olの曲線では、より周波数の高い位置にゼロ／ポールが現れます。しかし、この理想的なバターワース応答の設計においてF_-3dBは33MHzとなります。これは、F_-3dBが27MHzになるはずの簡素な設計フローによる結果にかなり近い値です。

上記の設計フローはいくつかの簡単な式によって表すことができます。まず、フィードバックに伴うポールP₁の位置（周波数）は次の式で求まります（以降の式におけるGBPはGB積を表します）。

オペアンプICのGB積と元の総容量C_sが与えられた場合、R_fの最大値またはF_-3dBの最大値に注目すると次の式が得られます。

また、R_fとGB積が与えられた場合、P₁が0.707に設定されていると仮定してF_-3dBの最大値について解くと、次に示す2つの式が得られます。

続いて、目標とするF_-3dB、R_f、C_sが与えられた場合、必要なGB積の最小値について式（4）を解くと、次のような制約条件が得られます。

与えられた元の容量に対して、GB積、R_f、F_-3dBが密に関連することは明らかです。GB積とC_sが与えられた場合、ゲインを高くすると帯域幅が狭くなります。逆に、より広い帯域幅が必要な場合には、R_fの値（ゲイン）を下げる必要があります。

抵抗性のT型回路をTIAの設計に追加する

図1の回路では、フィードバック用のコンデンサとして比較的小さい0.42pFという値を使用しています。R_fとして標準的な表面実装型（SMD：Surface Mount Device）の抵抗を使用する場合、その寄生容量は0.18pF～0.2pFほどになります。そのため、実際に外付けするC_fの値は0.22pFまで下げる必要があります。これは実現可能なことかもしれませんが、回路内にT型回路を追加してわずかなゲインを得るという代替手段が考えられます。そうすれば、必要なC_fの値をはるかに実用性の高い領域にシフトできます。あるいは、実際に必要なC_fの値が0.20pFより小さい場合、T型回路によってある程度のLGを得ることで、寄生容量に近い値までシフトすることが可能です。

図4に示したのは、上記の設計の開始点になる回路です。ご覧のように、TIAのフィードバック・ループ内にT型回路を配置しています¹。

ここでは、まず回路からR1を取り外し、R2を0から増加させていきます。それにより、R_fにR2が追加されてTIAのゲインが決まります。例えば、R2の値を1kΩに設定すると、21kΩの抵抗によってTIAのゲインが大きくなります。実際にはR1も作用することになるので、R_fの出力における1 + R2/R1 = A_tのゲインにより、TIA全体のゲインはR_f + R2からR_f×A_t + R2に増大します。R1とR2を追加してTIAの総ゲインの目標値をZ_tとした場合、DCゲインとオフセットはどのようになるのでしょうか。これについて、以下のような手順で検討してみましょう。

1. R1とR2を様々な値に変化させた場合の検討は以下のようにして行います。まずは比較的低い抵抗値を使用して、トータルの積分出力ノイズを表す式からそれによるノイズを除外します。その上で、目標となるオペアンプの負荷（通常はA_olの曲線を得るために使用する負荷）において、R1 + R2 = R_lの値が維持されるようにします。
2. ゲインA_tが1（回路にR1が存在しない場合）から向上するにつれ、必要なR_fの値はR_f = (Z_t - R2)/A_tという式に従って減少します。
3. R_lとZ_tの値が与えられた場合、A_tを1から向上させていきながらR2とR1について解くと、以下の2つの式が得られます。
   1. R2 = R_l × (A_t – 1)/A_t
   2. R1 = R_l/A_t
4. R_fの値を小さくする際、入力バイアス電流による誤差が引き続き相殺されるようにするには（バイポーラ入力のオペアンプを使用する場合）、R_balの値を下げて新たなR_fの値と等しくなるようにします。それにより、ほとんどのバイポーラ入力のオペアンプでは入力バイアス電流の項がマッチします。つまり、R_fの出力における電圧誤差が相殺されるということです。ただ、入力オフセット電圧の誤差は依然として存在し、A_tのゲインによって出力のゲインが増大します。入力バイアス電流が比較的多い場合（その例がバイポーラ入力のLT6200- 10）、R_bal = R_fの値を下げると、R_bal にI_b+が流れることによる入力CM電圧のシフト量も低下します。このことは、目標とするTIAのゲイン（Z_t）が高い場合に、入力CM電圧を許容範囲内に維持する上で非常に有用です。JFET入力またはCMOS入力のオペアンプを使用する場合、入力バイアス電流がはるかに少なく、通常はマッチしないので、R_balは使用しません。
5. 補償に向けては、低減したR_fの値によって決まるフィードバック系のポール（P₁）の位置は一定に保たれるので、C_fの値を大きくすることになります。このことは、C_fの値をより実用的な範囲まで高める上で非常に有用です。

T型回路を追加することで、どのような目標を設定した設計においても、より大きなC_fが必要になります。また、バイポーラ入力の回路に必要なR_balの値は低下し、入力バイアス電流による入力CM電圧のシフト量も低減されます。更に、シンプルなTIAの設計と比べて、オペアンプの入力オフセット電圧のゲインもT型回路のゲインの分だけ増大します。その結果、出力積分ノイズがわずかに増大します。

通常この手法では、T型回路のゲインを適度なレベルに設定し、C_fの値が寄生容量のレベル以上になるようにします。T型回路のゲインを選択するだけで、以下のような手順で設計を進めることができます。

1. A_tの値を選択します。
2. 目標とするR2 + R1の負荷をR_lに設定し、R2 = R_l×(A_t - 1)/A_tを解きます。
3. 次に、R1 = R_l/A_tとします。
4. R_fの値を小さく設定し、R_f = (Z_t - R2)/A_tという式を使用して、必要なZ_tのゲインを求めます。
5. 新たなR_fの値と、T型回路が存在しない場合のP₁の周波数の値を使用して、C_f = 1/(2π×R_f×P₁)について解きます。

別の手法として、C_fが特定の値になることを目標とし、設計で使用する各素子の値を決定することもできます。その手法では、A_tを表す以下の2次方程式が得られます。

T型回路が存在しない場合のP₁の周波数の値を使用し、C_fについては特定の値を目標にすることで、最終的なT型回路の解において、同じP₁の値を得るために必要なR_fの値を求めることができます。また、R1 + R2 = 1kΩ = R_lという制約も導き出されます。R_fの新たな値を求めたら、A_tの2次方程式については、解の公式に使用する以下の標準的な要素が必要になります。

-b/2 = (Z_t – R_l)/2R_f
c = -R_l/R_f

この設計例では、C_fの値として1.2pFを目標とします。この値は、フィードバック抵抗の0.2pFの寄生容量と1pFの外付けC_fの和に相当します。目標とするP₁の位置を19MHzに維持するには、R_fの値を6.97kΩまで下げる必要があります。

このような条件に基づいて2次方程式を解くと、A_tの値は2.78になります。R2が640Ω、R1が360Ωだとすると、R_lが1kΩの場合、Z_tは20kΩになります。これらの数値を用いると、図5に示すTIAが得られます。

図6は、元のTIAとT型回路を追加したTIAの周波数応答を重ねて表示したものです。シミュレーション上は、小信号の周波数応答にほとんど差がないことがわかります。いずれの場合もV_outのゲインは86dB（20×log(20kΩ)）から始まり、周波数が高くなるとわずかなリップルが生じた状態になります。それより高い周波数では、T型回路を適用したTIAの方がゲインが少し高くなっています。そして、F_-3dBはどちらの回路も33.7MHzに達しています。

一般に、T型回路は積分出力ノイズを大幅に増加させると考えられています。これについては、想定するノイズの積分帯域幅に大きく依存します。そこで、図1の回路について20MHzまでの出力積分ノイズをシミュレーションによって確認してみました。その結果、帰還抵抗が20kΩの場合のノイズは330μVrmsとなりました。一方、T型回路を追加した図5の回路では、ノイズはわずかに増加し363μVrmsになりました。どちらの設計においても、圧倒的に支配的な要因は共通しています。すなわち、比較的大きい入力電流ノイズの項（3.5pA/√Hz）が、20kΩの抵抗で決まる出力ゲインに応じて増大することが大きな問題になります。入力電流ノイズのゲインは、単一の抵抗を用いた設計からT型回路を追加する設計に移行しても変化しません。TIAの帯域幅の目標値は、対象とするチャンネル帯域幅を超える値に設定します。その上で、ノイズの積分帯域幅に対応するポストフィルタを適用すれば、ノイズをある程度小さく抑えることが可能になるはずです。

まとめ

本稿では、TIAの設計にT型回路を適用するための設計フローについて説明しました。そのフローに従えば、補償用のコンデンサの値を寄生容量のレベルより大きく設定できることをご理解いただけたでしょう。Part 2では、LGのボーデ線図に基づいてT型回路について詳しく解説します。また、T型回路を使用した場合の出力ノイズへの影響について明らかにします。更に、50MΩの帰還抵抗を使用するTIAの回路例を紹介します。その設計は、非常に難易度の高いものになります。

参考資料

¹ Jerald Graeme「Photodiode Amplifiers: Op Amp Solutions（フォト・ダイオード用のアンプ回路 - オペアンプによるソリューション）」McGraw Hill、1995年12月

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