CN0227

この回路はシングルエンドの入力信号を受け入れ、それを帯域幅の広い(3 GHz) トランスM/A-COM ECT1-1-13M 1:1を使って差動に変換します。3.3 GHz差動アンプADL5562の差動入力インピーダンスは、6 dBのゲインで動作しているとき400 Ω、12 dBのゲインで動作しているとき200 Ωです。15.5 dBのゲインも選択可能です。

ADL5562はAD9467に最適なドライバです。ローパス・フィルタからADCに至るまで完全に差動のアーキテクチャなので、高周波同相除去性能が高く、2次歪み積を最小に抑えます。ADL5562は入力に応じて、6 dBまたは12 dBのゲインの設定が可能です。この回路では、フィルタ・ネットワークとトランスの挿入損失(約1.8 dB)を補償するためゲインを6 dBにしてあり、全体の信号ゲインは3.9 dBです。

6.0 dBmの入力信号はADCの入力に2 V p-pのフルスケール差動信号を生じます。

アンチエイリアシング・フィルタは、標準のフィルタ設計プログラムを使って設計した3次バターワース・フィルタです。バターワース・フィルタを選択した理由は、通過帯域内の応答がフラットであるためです。3次のフィルタはACノイズ帯域幅比が1.05になり、Nuhertz Technologies社のFilter FreeやQuite Universal Circuit Simulator (Qucs)の無償プログラムなど、いくつかの無償フィルタ・プログラムを使用して設計することができます。

最高の性能を得るため、ADL5562に200 Ωの差動負荷をかけます。15 Ωの直列抵抗はフィルタのキャパシタンスをアンプの出力から分離します。30 Ωの直列抵抗を追加することで、下流のインピーダンスと並列の243 Ω抵抗により、負荷インピーダンスは203 Ωになります。

ADCの入力と直列の20 Ω抵抗は、内部のスイッチング・トランジェントの影響がフィルタおよびアンプに及ばないようにします。

ADCと並列の511 Ω抵抗は、ADCの入力インピーダンスを下げて性能を安定させるのに役立ちます。

3次バターワース・フィルタは、38.6 Ωのソース・インピーダンス、269 Ωの負荷インピーダンス、および180 MHzの3 dB帯域幅で設計しました。プログラムで計算した値を図1に示します。選択したフィルタの受動部品の値はプログラムによって計算された値に最も近い標準値です。

ADC内部の3.5 pFの容量を2番目のシャント・コンデンサの値から差し引くと32.29 pFになります。図1に示すように、この回路では、このコンデンサはグラウンドに接続した2個の62 pFコンデンサを使って実現しました。これにより、同じフィルタ効果が得られ、いくらかのAC同相除去が行われます。

システム性能の測定結果を表1にまとめます。ここで、3 dB帯域幅は152 MHzです。ネットワーク全体の挿入損失は約2 dBです。応答帯域幅を図3に、SNRとSFDRの性能を図4に示します。

フィルタとインターフェースの設計手順

このセクションでは、フィルタ付きのアンプ/ADCインターフェースの一般的設計手法を説明します。最適な性能(帯域幅、SNR、SFDR)を実現するには、一般的な回路に対してアンプとADCによる設計上の一定の制約があります。

1. 最適性能を得るには、アンプから見えるDC負荷をデータシートが推奨している適切な値にします。
2. アンプと、フィルタによる負荷の間に適切な大きさの直列抵抗を使う必要があります。これは通過帯域内の不要なピーキングを防ぐためです。
3. 外付け並列抵抗によってADCへの入力を減少させ、適切な直列抵抗を使ってADCをフィルタから分離します。この直列抵抗はピーキングを減らす効果もあります。

図5に示す一般化された回路はほとんどの高速差動アンプ/ADCインターフェースに適用できるので、ここでの説明の基礎として使います。この設計手法は、比較的高い入力インピーダンスの高速ADCと比較的低いインピーダンスの駆動源（アンプ）に活用することで、フィルタの挿入損失を小さく抑えるのに役立ちます。

基本的な設計手順は以下のとおりです。

1. R_TADCとR_ADCの並列抵抗が200 Ω～400 ΩになるようにADCの外付け終端抵抗R_TADCを選択します。
2. 経験やADCのデータシートの推奨値（標準5 Ω～36 Ω）に基づきR_KBを選択します。
3. 次式を使ってフィルタの負荷インピーダンスを計算します。
   Z_AAFL = R_TADC || (R_ADC + 2R_KB)
4. アンプの外付け直列抵抗R_Aを選択します。アンプの差動出力インピーダンスが100 Ω～200 Ωであれば、R_Aを10 Ω未満にします。アンプの出力インピーダンスが12 Ω以下であれば、R_Aを5 Ω～36 Ωにします。
5. アンプから見た総負荷Z_ALが選択した特定の差動アンプに対して最適になるように、次式を使ってR_TAMPを選択します。
   Z_AL = 2R_A + (Z_AAFL || 2R_TAMP).
6. フィルタのソース抵抗を計算します。
   Z_AAFS = 2R_TAMP || (Z_O + 2R_A).
7. フィルタ設計プログラムまたは表を使い、ソース・インピーダンスと負荷インピーダンス（Z_AAFSとZ_AAFL）、フィルタのタイプ、帯域幅および次数を使ってフィルタを設計します。サンプリング・レートの1/2より約40%高い帯域幅を使って、DC～fs/2の周波数範囲が確実に平坦になるようにします。
8. ADCの内部容量C_ADCをプログラムによって計算したシャント・コンデンサの最終値から差し引きます。プログラムから差動シャント・コンデンサの値C_SHUNT2が得られます。最終的に得られた同相シャント容量値は次のとおりです。
   C_AAF2 = 2(C_SHUNT2 − C_ADC).

これらの予備的計算を実行した後、以下の事項に関して回路を速やかに見直します。

1. C_AAF2がC_ADCより数倍大きくなるように、C_AAF2の値を少なくとも10 pFにします。これにより、C_ADCのばらつきによってフィルタが受ける影響が小さく抑えられます。
2. フィルタが大部分のフィルタの表および設計プログラムのリミット内に収まるように、ZAAFSに対するZAAFLの比が約7を超えないようにします。
3. C_AAF1の値を少なくとも5 pFにして、寄生容量と部品のばらつきの影響を小さく抑えます。
4. インダクタL_AAFは少なくとも数nHの適度な値にします。
   1. CAAF2がCADCより数倍大きくなるように、CAAF2の値を少なくとも10 pFにします。これにより、CADCのばらつきによってフィルタが受ける影響が小さく抑えられます。
   2. フィルタが大部分のフィルタの表および設計プログラムのリミット内に収まるように、ZAAFSに対するZAAFLの比が約7を超えないようにします。
   3. CAAF1の値を少なくとも5 pFにして、寄生容量と部品のばらつきの影響を小さく抑えます。
   4. インダクタLAAFは少なくとも数nHの適度な値にします。

フィルタ設計プログラムは、特に高次のフィルタの場合、複数の提案が提供されることがあります。選択が可能な最適な部品の値を用いる提案を常に選択する必要があります。また、最後の部分がシャント・コンデンサで終る構成を選択して、シャント・コンデンサをADCの入力容量と組み合わせることができるようにします。

回路の最適化手法とトレードオフ

このインターフェース回路のパラメータは相互に依存度が高いので、全ての主要な仕様（帯域幅、帯域の平坦度、SNR、SFDR、ゲイン）に対して回路を最適化することはほとんど不可能です。ただし、応答帯域幅内でしばしば生じるピーキングは、R_AとR_KBを変えることで小さく抑えることができます。

図6で、出力の直列抵抗R_Aの値を大きくするにつれ、通過帯域のピーキングが小さくなることに注意してください。ただし、この抵抗値が増加するにつれ信号が減衰するので、ADCのフルスケール入力範囲を満たすには、アンプがより大きな信号を駆動する必要があります。

R_Aの値もSNR性能に影響します。

R_Aを大きくすると帯域幅内のピーキングが小さくなりますが、ADCをフルスケールに駆動するには大きな信号レベルが必要なので、SNRがわずかに増加する傾向があります。

ADC入力のR_KB直列抵抗は、ADC内部のサンプリング・コンデンサから注入される残留電荷によって生じる歪みが最小になるように選択します。また、この抵抗を大きくすると、帯域幅内のピーキングが小さくなる傾向があります。

ただし、R_KBを大きくすると信号が大きく減衰するので、ADCの入力範囲を満たすには、アンプはより大きな信号を駆動する必要があります。

通過帯域の平坦性を最適化するもう1つの方法は、フィルタのシャント・コンデンサC_AAF2をわずかに変えることです。

通常は、ADCの入力インピーダンスが200 Ω～400 ΩになるようにADC入力の終端抵抗RTADCを選択します。これを下げると、ADCの入力容量の影響が小さくなり、フィルタ回路が安定しますが、回路の挿入損失が増加します。また、値を大きくすると、ピーキングが小さくなります。

これらのトレードオフのバランスをとるのが難しいことがあります。この設計では各パラメータの重みづけを等しくしたので、全ての回路特性に関して、インターフェース性能の代表的な値を選択しました。設計によっては、システムの要件に従って異なる値を選択して、SFDR、SNR、入力駆動レベルを最適化することができます。

この設計のSFDR性能は2つの要因によって決まります。つまり図1に示すアンプとADCのインターフェースの部品の値、および内部レジスタによるAD9467内部のフロントエンド・バッファのバイアス電流の設定です。表1と図4に示す最終的に得られたSFDR性能の数値はAD9467のデータシートで説明されているSFDRの最適化に従って得られました。

この特定の設計で可能な別のトレードオフはADCのフルスケールの設定です。この設計で得られたデータの場合、ADCのフルスケール差動入力電圧を2 V p-pに設定しました。

これによってSFDRが最適化されます。フルスケール入力範囲を2.5 V p-pに変えると、SNRが約1.5 dB改善されますが、SFDR性能がわずかに低下します。データシートで説明されているように、入力範囲はAD9467の内部レジスタにロードした値によって設定されます。

この設計の信号はアンプ、その終端抵抗、およびADC入力の間の同相電圧を遮断するために0.1 μFのコンデンサによってAC結合されていることに注意してください。

同相電圧の詳細についてはAD9467のデータシートを参照してください。

受動部品とPCボードの寄生要素の検討

この回路をはじめ、いずれの高速回路でも、性能はPCBレイアウトに大きく依存します。PCBレイアウトに含まれる要素として、電源のバイパス、制御されたインピーダンス・ライン（必要時）、部品配置、信号配線、電源プレーンとグラウンド・プレーンなどがあります。

高速ADCとアンプのPCBレイアウトの詳細についてはチュートリアルの MT-031 と MT-101 を参照してください。

フィルタの受動部品には、寄生要素が小さい表面実装コンデンサ、インダクタ、抵抗を使用します。ここで選択したインダクタは、Coilcraftの0603CSシリーズです。フィルタには安定性と精度を考慮して5%、C0G、0402タイプの表面実装コンデンサを使用しています。

システムに関する詳細情報については(www.analog.com/CN0227-DesignSupport) を参照してください。