DS31256

256チャネル、高スループットHDLCコントローラ

最大60個のT1または64個のE1データストリームまたは2個のT3データストリームを処理可能な、256チャネルHDLCコントローラ

利用上の注意

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。


本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」(リビジョン0)で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」(Rev.G)と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。

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製品の詳細

  • 256の独立した双方向HDLCチャネル
  • 最大132Mbpsフルデュープレックススループット
  • 最大60のT1または64のE1データストリームをサポート
  • チャネル化または非チャネル化動作に独立して設定できる16個の物理ポート(16のTxおよび16のRx)
  • 3個の高速(52Mbps)ポート、他のポートは10Mbpsまでの速度(非チャネル化)
  • チャネル化ポートは各々、1、2、または4つのT1またはE1ラインを処理可能
  • 両方向のチャネル毎DS0ループバック
  • ポートレベルのオーバサブスクリプション
  • 透過モードをサポート
  • 自動エラー挿入機能付き、ビットエラーレートテスタ(BERT)
  • BERT機能は任意のHDLCチャネル、または任意のポートに割り当て可能
  • 受信と送信の両方向で大容量の16kB FIFO
  • 高効率のスキャタ/ギャザDMAがメモリ効率を最大化
  • 受信データパケットにタイムスタンプ
  • 送信パケット優先順位設定
  • V.54ループバックコード検出器
  • ローカルバスにより、PCIブリッジまたはローカルアクセスが可能
  • Intel社またはMotorola社バス信号をサポート
  • DS3134に遡及対応
  • 33MHz、32ビットPCI (V2.1)インタフェース
  • 5V許容のI/O付き3.3V低電力CMOS
  • IEEE 1149.1サポートのJTAG
  • 256ピン、プラスチックBGA (27mm x 27mm)


PDFフルデータシートの6ページにその他機能記載。
DS31256
256チャネル、高スループットHDLCコントローラ
DS31256:ブロックダイアグラム
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