ADRV9029は、高度に統合化された無線周波数（RF）のアジャイル・トランシーバーです。個別に制御可能なトランスミッタ4個、各トランスミッタ・チャンネル監視専用のオブザベーション・レシーバー入力、個別に制御可能なレシーバー4個、内蔵シンセサイザ、デジタル信号処理回路を搭載し、フル機能のトランシーバー・ソリューションを提供します。また、スモール・セル基地局無線、マクロ3G/4G/5Gシステム、MIMO（Massive Multiple Input Multiple Output）基地局などのセルラ・インフラストラクチャ・アプリケーションに必要な性能を発揮します。

レシーバー・サブシステムには、幅広いダイナミック・レンジを持つ独立した4つの広帯域幅ダイレクト・コンバージョン・レシーバーが搭載されています。4つの独立したトランスミッタはダイレクト・コンバージョン変調器を使用しているため、動作時のノイズと消費電力を低減できます。また、各トランスミッタ出力を監視するための2つの入力を備えた広帯域幅の時間共有オブザベーション・パス・レシーバーを2つ含みます。

全機能内蔵型トランシーバー・サブシステムは、自動および手動の減衰制御、DCオフセット補正回路、直交誤差補正回路（QEC）、およびデジタル・フィルタリングを内蔵しているため、デジタル・ベースバンドにこれらの機能は不要です。また、多数のデジタル制御オプションを提供するA/Dコンバータ（ADC）、D/Aコンバータ（DAC）、汎用入出力（GPIO）などの補助機能も搭載しています。

高レベルのRF性能を実現するため、トランシーバーには、全機能内蔵のフェーズ・ロック・ループ（PLL）が5個搭載されています。PLLのうち2個は、トランスミッタとレシーバー信号パスに対して低ノイズで低消費電力のフラクショナルN-RF周波数シンセシスを提供します。1個は、オブザベーション・レシーバー用の独立した局部発振器（LO）モードをサポートしています。残りの2個のうち片方はコンバータとデジタル回路に必要なクロックを発生させ、もう片方はシリアル・データ・インターフェース用のクロックを発生させます。

マルチチップ同期メカニズムは、複数のADRV9029チップ間ですべての局部発振器（LO）とベースバンド・クロックの位相を同期します。また、すべての電圧制御発振器（VCO）とループ・フィルタの構成要素が内蔵されており、デジタル制御インターフェースで調節できます。

このデバイスには、パワー・アンプのリニアライゼーションに使用する、完全統合型の低消費電力デジタル・プリディストーション（DPD）アダプテーション・エンジンが内蔵されています。DPDによって、高効率なパワー・アンプを使用できるようになるため、基地局無線の消費電力を低減でき、それと同時にベースバンド・プロセッサとのインターフェース接続に必要なSERDESレーンの数を削減できます。

ADRV9029の低消費電力クレスト・ファクタ低減（CFR）エンジンは、入力信号のピーク値と平均値の比（PAR）を低下させ、ベースバンド・プロセッサの処理負荷を軽減しながら、効率の高い送信系列を実現します。

シリアル・データ・インターフェースは、4つのシリアライザ・レーンと4つのデシリアライザ・レーンで構成されています。最大24.33Gbpsのデータ・レートで動作するJESD204B規格およびJESD204C規格の両方をサポートしています。また、低帯域幅用にインターリーブ・モードをサポートすることで、高速データ・インターフェース・レーン数を1個に削減しています。データ・フォーマットは、固定小数点と浮動小数点両方をサポートしています。浮動小数点フォーマットを選択すると、内部自動ゲイン制御（AGC）が復調器デバイスから見られなくなります。

ADRV9029は1.0V、1.3V、1.8Vのレギュレータから直接給電し、標準シリアル・ペリフェラル・インターフェース（SPI）のシリアル・ポートで制御できます。また、包括的パワーダウン・モードが搭載されているため、通常使用の消費電力を最小化できます。ADRV9029は、14mm × 14mm、289ボールのチップ・スケール・ボール・グリッド・アレイ（CSP_BGA）パッケージを採用しています。

アプリケーション

• 3G/4G/5G TDDおよびFDD Massive MIMO、マクロ・セルおよびスモール・セル基地局