AD9361S

新規設計に推奨

RFアジャイル・トランシーバー

データシート (Rev. B)
製品セレクション・テーブル
利用上の注意

本データシートの英語以外の言語への翻訳はユーザの便宜のために提供されるものであり、リビジョンが古い場合があります。最新の内容については、必ず最新の英語版をご参照ください。

なお、日本語版のデータシートは基本的に「Rev.0」（リビジョン0）で作成されています。そのため、英語版が後に改訂され、複数製品のデータシートがひとつに統一された場合、同じ「Rev.0」の日本語版のデータシートが異なる製品のデータシートとして表示されることがあります。たとえば、「ADM3307E」の場合、日本語データシートをクリックすると「ADM3311E」が表示されます。これは、英語版のデータシートが複数の製品で共有できるように1本化され、「ADM3307E/ADM3310E/ADM3311E/ADM3312E/ADM3315E」（Rev.J）と改訂されたからで、決して誤ってリンクが張られているわけではありません。和文化されたデータシートを少しでも有効に活用していただくためにこのような方法をとっておりますので、ご了解ください。

アナログ・デバイセズ社は、提供する情報が正確で信頼できるものであることを期していますが、その情報の利用に関して、あるいはその利用によって生じる第三者の特許やその他の権利の侵害に関して一切の責任を負いません。また、アナログ・デバイセズ社の特許または特許の権利の使用を明示的または暗示的に許諾するものでもありません。仕様は予告なしに変更する場合があります。本紙記載の商標および登録商標は、各社の所有に属します。
Viewing:

製品情報

  • 12ビットDACおよびADCを内蔵したRF 2 × 2トランシーバー
  • 送信帯域：46.875MHz～6.0GHz
  • 受信帯域：70MHz～6.0GHz
  • デュアル・レシーバー：6個の差動入力または12個のシングルエンド入力
  • 800MHzのLOで2dBのNFを実現する優れたレシーバー感度
  • 受信ゲイン制御
    • マニュアル・ゲイン用のリアルタイム・モニタおよび制御信号
    • 独立したAGC
  • デュアル・トランスミッタ：4個の差動出力
  • 直線性の高い広帯域トランスミッタ
    • 送信EVM：800MHzで−40dB（代表値）
    • 送信ノイズ：−157dBm/Hz（代表値）
    • 送信モニタ：1dBの精度で66dBのダイナミック・レンジ（代表値）
  • 統合型フラクショナルNシンセサイザ
    • 2.4HzのLO周波数ステップ・サイズ（代表値）
    • マルチチップ同期
    • CMOS/LVDSデジタル・インターフェース

    商用宇宙製品向けの機能
    • ウェーハ拡散ロット・トレーサビリティ
    • 放射線ロット受け入れ試験：TID

AD9361S-CSLは、3Gおよび4Gアプリケーション向けに設計された高性能、高集積のRFアジャイル・トランシーバーです。プログラマビリティと広帯域性能を備えているため、広範囲のトランシーバー・アプリケーションに最適です。このデバイスは、RFフロント・エンドに、柔軟性のあるミックスド・シグナル・ベースバンド・セクションおよび内蔵周波数シンセサイザの両方を装備しています。プロセッサとのデジタル・インターフェースが設定可能であるため、デザインインが容易です。AD9361S-CSLレシーバーLOは70MHz～6.0GHzで動作し、トランスミッタLOは46.875MHz～6.0GHzの範囲で動作します。これにより、認可および無認可のほとんどの帯域をカバーできます。200kHz未満から56MHzまでのチャンネル帯域幅がサポートされます。

2つの独立したダイレクト・コンバージョン・レシーバーは、最高水準のノイズ指数と直線性を備えています。各レシーブ・サブシステムは、独立した自動ゲイン制御（AGC）、DCオフセット補正回路、直交補正回路、およびデジタル・フィルタリングを内蔵しているため、デジタル・ベースバンドにこれらの機能は不要です。AD9361S-CSLには、外部制御が可能な柔軟性のあるマニュアル・ゲイン・モードもあります。

チャンネルごとの2個の高ダイナミック・レンジA/Dコンバータ（ADC）は、受信した同相（I）および直交（Q）信号をデジタル化し、設定可能なデシメーション・フィルタおよび128タップ有限インパルス応答（FIR）フィルタを介して渡すことによって、適切なサンプル・レートで12ビットの出力信号を生成します。

トランスミッタでは、高い変調精度を超低ノイズで実現するダイレクト・コンバージョン・アーキテクチャを使用します。このトランスミッタ設計では、≤−40dBというクラス最高の送信エラー・ベクトル振幅（EVM）が実現されるため、外部パワー・アンプ（PA）セクションに対して大きなシステム・マージンが可能になります。内蔵の送信電力モニタをパワー・ディテクタとして使用することにより、高精度の送信電力測定が可能になります。

全機能内蔵のフェーズロック・ループ（PLL）は、すべての受信チャンネルおよび送信チャンネルに対して低消費電力のフラクショナルN周波数シンセシスを提供します。周波数分割複信（FDD）システムに必要なチャンネル・アイソレーションが設計に組み込まれています。電圧制御発振器（VCO）とループ・フィルタのすべての構成要素が内蔵されています。AD9361S-CSLは、10mm × 10mm、144ボールのボール・グリッド・アレイのチップ・スケール・パッケージ（CSP_BGA）を採用しています。

アプリケーションと技術情報の詳細については、​商用宇宙製品プログラム ・カタログおよびAD9361 のデータシートを参照してください。

アプリケーション

  • 低周回軌道（LEO）衛星
  • 航空電子機器
  • ポイントtoポイント通信システム
AD9361S
RFアジャイル・トランシーバー
AD9361S Functional Block Diagram AD9361S Pin Configuration
myAnalogに追加

myAnalogの製品セクション（通知受け取り）、既存／新規プロジェクトに製品を追加する。

新規プロジェクトを作成
質問する
サポート

アナログ・デバイセズのサポート・ページはアナログ・デバイセズへのあらゆるご質問にお答えするワンストップ・ポータルです。

ドキュメント

データシート 3

さらに詳しく
myAnalogに追加

myAnalogのリソース・セクション、既存／新規プロジェクトにメディアを追加する。

新規プロジェクトを作成

ソフトウェア・リソース

必要なソフトウェア／ドライバが見つかりませんか？

ドライバ／ソフトウェアをリクエスト

最新のディスカッション

9 週前
Power off sequencing
32 週前
LVDS characteristics versus VDD_INTERFACE
37 週前
CLK_OUT without external clock
EngineerZone®で関連するディスカッションを見る

最近表示した製品