AD9695
新規設計に推奨14 ビット、1300 MSPS／625 MSPS、JESD204B 対応のデュアル A/D コンバータ
- 製品モデル
- 4
- 1Ku当たりの価格
- 最低価格：$395.18
製品情報
- JESD204B（サブクラス 1）にコード化されたシリアル・デジタル出力
- レーン・レート: 最大 16 Gbps
- 1300 MSPS での全電力: 1.6 W
- ADC チャンネルあたり 800 mW
- S/N 比 = 172 MHz で 65.6 dBFS（入力範囲: 1.59 Vp-p）
- SFDR = 172.3 MHz で 78 dBFS（入力範囲: 1.59 Vp-p）
- ノイズ密度
- −153.9 dBFS/Hz（入力範囲: 1.59 Vp-p）
- −155.6 dBFS/Hz（入力範囲: 2.04 Vp-p）
- 動作電源電圧: 0.95 V、1.8 V、2.5 V
- ミッシング・コードなし
- 内部 ADC 電圧リファレンス
- 柔軟な入力範囲
- 1.36 Vp-p ～ 2.04 Vp-p（代表値 1.59 Vp-p）
- 使用可能なアナログ入力フルパワー帯域幅: 2 GHz
- チャンネル絶縁／クロストーク: 95 dB 超
- 振幅検出ビットによる効率的な AGC 実装
- ADC チャンネルあたり 2 個のデジタル・ダウンコンバータ内蔵
- 48 ビット NCO
- プログラマブルなデシメーション・レート
- 差動クロック入力
- SPI 制御
- 2 分周と 4 分周の整数クロック
- 柔軟な JESD204B レーン構成
- オンチップのディザリングで小信号の直線性を改善
AD9695 は、14 ビットの 1300 MSPS／625 MSPS デュアル A/D コンバータ（ADC）です。バッファとサンプル&ホールド回路を内蔵し、低消費電力、小型化、使いやすさを考慮した設計になっています。また、最大 2 GHz の広帯域アナログ信号を直接サンプリングできる通信アプリケーションをサポートするように設計されています。この ADC の入力の −3 dB 帯域幅は 2 GHz です。AD9695 は、広い入力帯域幅、高サンプリング・レート、優れた直線性、および低消費電力を小型パッケージで実現できるように最適化されています。
デュアル ADC コアは、出力誤差補正ロジックを内蔵する多段の差動パイプライン・アーキテクチャを採用しています。各 ADC は広帯域幅の入力を備えており、サポートされている多様な入力範囲から選択できます。また、電圧リファレンスを内蔵しているので設計が容易です。アナログ入力とクロック信号は差動入力です。ADC のデータ出力は内部でクロスバー・マルチプレクサを通して 4 つのデジタル・ダウンコンバータ（DDC）に接続されています。各 DDC は 48 ビット周波数変換器（数値制御発振器（NCO））とデシメーション・フィルタの複数の信号処理段で構成されています。NCO では最大 16 のプリセット帯域を汎用入出力（GPIO）ピンで選択するか、あるいはコヒーレントな高速周波数ホッピング・メカニズムを使って帯域を選択します。DDC モード間の AD9695 の動作は、SPI でプログラム可能なプロファイルを介して選択可能です。
AD9695 は DDC ブロックの他に、通信用レシーバーの自動ゲイン制御（AGC）機能を簡素化するいくつかの機能を備えています。プログラマブル閾値検出器により、ADC のレジスタ 0x0245 の高速検出コントロール・ビットを使って、入力信号電力をモニタリングすることができます。入力信号レベルがプログラマブルな閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステムのゲインを下げて ADC 入力のオーバーレンジ状態を回避することができます。AD9695 は、高速検出出力に加え、信号モニタリング機能も備えています。信号モニタリング・ブロックは、ADC でデジタル化される信号に関する追加情報を提供します。
サブクラス 1 JESD204B に基づく高速シリアル出力は、DDC の構成と受信ロジック・デバイスの許容レーン・レートに応じて、1 レーン、2 レーン、4 レーンのいずれかのレーン構成にすることができます。マルチデバイス同期は、SYSREF± と SYNCINB± 入力ピンによってサポートされています。
AD9695 には必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションがあります。これらの機能はすべて 3 線式シリアル・ポート・インターフェース（SPI）か PDWN/STBY ピンを使ってプログラムできます。
AD9695 は 64 ピンの無鉛 LFCSP パッケージを採用し、−40 °C ～ +105 °C のジャンクション温度範囲で仕様が規定されています。この製品は 1 つ以上の米国の特許または国際特許によって保護されている可能性があります。
このデータシートでは、FD_A/GPIO_A0 などの複数機能を持つピンは、全機能を表すピン名で表記するか、あるいは特定の機能のみが該当するところでは FD_A のようにピンの 1 つの機能で表記しています。
製品のハイライト
- チャンネルあたりの消費電力が低い。
- 最大 16 Gbps をサポートする JESD204B レーン・レート。
- フルパワー帯域幅が広く、最大 2 GHz の信号の中間周波数（IF）サンプリングが可能。
- バッファを備えた入力なのでフィルタの設計と実装が容易。
- 内蔵の 4 個の広帯域デシメーション・フィルタと NCO ブロックにより、マルチバンド・レシーバーをサポート。
- プログラマブルな高速オーバーレンジ検出。
- システム温度管理用のオンチップ温度ダイオード。
アプリケーション
- 通信
- ダイバーシティ・マルチバンド、マルチモード・デジタル・レシーバー
- 3G/4G、TD-SCDMA、WCDMA、GSM、LTE
- 汎用ソフトウェア無線
- 超広帯域衛星受信機
- 計測器
- オシロスコープ
- スペクトラム・アナライザ
- ネットワーク・アナライザ
- 統合型 RF テスト・ソリューション
- レーダー
- 電子支援手段（ESM）、電子対抗手段（ECM）、対電子妨害対抗手段（ECCM）
- 高速データ・アクイジション・システム
- DOCSIS 3.0 CMTS アップストリーム受信パス
- 光ファイバ／同軸ハイブリッド型デジタル・リバース・パス・レシーバー
- 広帯域デジタル・プリディストーション
ドキュメント
データシート 2
ユーザ・ガイド 1
情報 1
サードパーティ・ソリューション 1
デバイス・ドライバ 1
FPGA相互運用性レポート 2
| 製品モデル | ピン／パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
|---|---|---|---|
| AD9695BCPZ-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) | ||
| AD9695BCPZ-625 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) | ||
| AD9695BCPZRL7-1300 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) | ||
| AD9695BCPZRL7-625 | 64-Lead LFCSP (9mm x 9mm x 0.75mm w/ EP) |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
デバイス・ドライバ 1
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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ハードウェア・エコシステム
| 製品モデル | 製品ライフサイクル | 詳細 |
|---|---|---|
| クロックIC 5 | ||
| LTC6951 | 最終販売 | 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
| LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
| HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
| AD9528 | 新規設計に推奨 |
クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応 |
| LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
| ファンアウト・バッファ ＆ スプリッタ 2 | ||
| LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
| HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
ツールおよびシミュレーション
Virtual Eval（仮想評価、 ベータ版）
Virtual Evalは、ADC、DAC、およびその応用製品評価を支援するウェブベースの設計ツールです。アナログ・デバイセズのサーバ上にあるモデルを使用して、重要な部品の性能特性をわずか数秒でシミュレートします。使用時は、入力トーンや外部ジッタなどの動作条件のほか、ゲインやデジタル・ダウンコンバージョンといったデバイス機能を設定してください。ノイズ、歪み、分解能、FFT、タイミング図、周波数応答プロット、その他さまざまな性能特性を確認することができます。
ツールを開くIBISモデル 1
AD9208/AD9689/AD9694/AD9695 AMI Model
ツールを開くADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開くSパラメータ 1
LTspice®は、無料で提供される強力で高速な回路シミュレータと回路図入力、波形ビューワに改善を加え、アナログ回路のシミュレーションを容易にするためのモデルを搭載しています。
評価用キット
ADS8-V1評価用ボード
資料
AD9695 評価用ボード