AD6684
新規設計に推奨135 MHz クワッド IF レシーバ
- 製品モデル
- 2
- 1Ku当たりの価格
- 最低価格：$575.26
製品情報
- JESD204B（サブクラス 1）コードのシリアル・デジタル出力
- 最大レーン・レート: 15 Gbps
- 総消費電力: 500 MSPS で 1.68 W
- A/D コンバータ（ADC）チャンネルあたり 420 mW
- 305 MHz での SFDR = 82 dBFS（1.8 V p-p の入力範囲）
- 305 MHz での SNR = 66.8 dBFS（1.8 V p-p の入力範囲）
- ノイズ密度 = −151.5 dBFS/Hz（1.8 V p-p の入力範囲）
- アナログ入力バッファ
- 小信号の直線性を改善するためのディザ機能を内蔵
- 柔軟な差動入力範囲
- 1.44 V p-p ～ 2.16 V p-p（公称 1.80 V p-p）
- 82 dB のチャンネル・アイソレーション／クロストーク、0.975 V、1.8 V、2.5 V の DC 電源動作
- メイン・レシーバ用ノイズシェーピング再量子化器（NSR）オプション
- デジタル・プリディストーション（DPD）用可変ダイナミック・レンジ（VDR）オプション
- 広帯域デジタル・ダウンコンバータ（DDC）を 4 個内蔵
- 48 ビットの数値制御発振器（NCO）、最大 4 個のカスケード接続ハーフバンド・フィルタ
- 1.4 GHz のアナログ入力フルパワー帯域幅
- 自動ゲイン制御（AGC）を行うのに効率的な振幅検出ビット
- 差動クロック入力 1、2、4、8 の整数クロック分周比
- 温度ダイオードを内蔵
- 柔軟な JESD204B レーン構成
AD6684 は、帯域幅 135 MHz のクワッド中間周波数（IF）レシーバで、4 個の 14 ビット 500 MSPS ADC と、4 個の広帯域 DDC、NSR、VDR モニタ回路からなる各種デジタル処理ブロックで構成されています。このデバイスはバッファとサンプル&ホールド回路を内蔵し、低消費電力、小型化、使いやすさを実現しています。また、通信アプリケーションをサポートするように設計されています。このデバイスのアナログ・フルパワー帯域幅は 1.4 GHz です。
4 個の ADC コアは、出力誤差補正ロジックを内蔵する多段の差動パイプライン・アーキテクチャを採用しています。各 ADC は、選択可能な様々な入力範囲をサポートする広帯域入力を備えています。電圧リファレンスを内蔵しているので設計が容易です。AD6684 は、広い入力帯域幅、優れた直線性、小型パッケージで低消費電力になるように最適化されています。
アナログ入力とクロック信号入力は差動です。ADC の各データ出力ペアは、クロスバー・マルチプレクサを介して 2 個の DDC に内部で接続されています。各 DDC は、最大 5 つのカスケード接続された信号処理段（48 ビット周波数変換器、NCO、最大 4 個のハーフバンド・デシメーション・フィルタ）で構成されています。
各 ADC 出力は NSR ブロックに内部で接続されています。内蔵の NSR 回路は、ナイキスト帯域内のより小さな周波数バンドでの SNR 性能を向上させることができます。このデバイスは、シリアル・ポート・インターフェース（SPI）を介して選択可能な 2 つの異なる出力モードをサポートします。NSR 機能をイネーブルすると、ADC の出力は、AD6684 が、ナイキスト帯域内の制限された部分で 9 ビット出力分解能を維持しながら改善された SNR 性能をサポートするように処理されます。
各 ADC 出力も VDR ブロックに内部で接続されています。オプションとしてのこのモードにより、規定された入力信号のフル・ダイナミック・レンジが可能になります。規定されたマスク（DPD アプリケーションに基づく）範囲内の入力は変化せずに通過します。入力がこの規定されたマスク範囲を外れると、出力の分解能が低下します。
VDR では、監視レシーバのダイナミック・レンジは規定された入力周波数マスクによって決まります。信号がマスク範囲内の場合、最大許容分解能で出力されます。信号がこの周波数マスク範囲内で規定された電力レベルを超える場合、出力分解能は切り詰められます。このマスク機能は DPD アプリケーションに基づいており、調整可能な実 IF サンプリング、ゼロ IF または複素 IF 受信のアーキテクチャをサポートします。
AD6684 の DDC、NSR、VDR の動作モードは、SPI で設定可能なプロファイルにより選択することができます（起動時のデフォルト・モードは NSR）。
DDC ブロックに加えて、AD6684 は通信レシーバの AGC 機能を簡素化するいくつかの機能を備えています。プログラマブル閾値検出器により、ADC の高速検出出力ビットを使って入力信号電力をモニタリングすることができます。入力信号レベルがプログラマブルな閾値を超えると、高速検出インジケータがハイ・レベルになります。この閾値インジケータは遅延が小さいため、短時間でシステム・ゲインを下げて ADC 入力のオーバーレンジ状態を回避することができます。
IF レシーバの各出力ペアは、デシメーション・レシオと受信ロジック・デバイスの許容レーン・レートに基づいて、JESD204B（サブクラス 1）ベースの高速シリアル出力の 1 本または 2 本のレーンに設定することができます。SYSREF±、SYNCINB±AB、SYNCINB±CD 入力ピンにより、複数デバイスの同期に対応します。
AD6684 は、必要に応じて大幅な省電力を可能にする柔軟なパワーダウン・オプションを備えています。これらの機能は全て、1.8 V の 3 線式 SPI を使って設定できます。
AD6684 は無鉛の 72 ピン LFCSP パッケージを採用し、-40 ℃ ～ +105 ℃ のジャンクション温度範囲で仕様規定されています。
製品のハイライト
- チャンネルあたりの低い消費電力。
- 最大 15 Gbps をサポートする JESD204B レーン・レート。
- 最大 1.4 GHz の信号の IF サンプリングをサポートする広いフルパワー帯域幅。
- フィルタの設計と実装を容易にするバッファ付き入力。
- マルチバンド・レシーバをサポートする 4 個の広帯域デシメーション・フィルタおよび NCO ブロックを内蔵。
- プログラマブルな高速オーバーレンジ検出。
- システムの温度管理用温度ダイオードを内蔵。
- 通信
- ダイバーシティ・マルチバンド、マルチモード・デジタル・レシーバ 3G/4G、W-CDMA、GSM、LTE、LTE-A
- HFC デジタル・リバース・パス・レシーバ
- デジタル・プリディストーション監視パス
- 汎用ソフトウェア無線
ドキュメント
データシート 1
ユーザ・ガイド 1
アプリケーション・ノート 1
デバイス・ドライバ 1
| 製品モデル | ピン／パッケージ図 | 資料 | CADシンボル、フットプリント、および3Dモデル |
|---|---|---|---|
| AD6684BCPZ-500 | 72-Lead LFCSP (10mm x 10mm w/ EP) | ||
| AD6684BCPZRL7-500 | 72-Lead LFCSP (10mm x 10mm w/ EP) |
| 製品モデル | 製品ライフサイクル | PCN |
|---|---|---|
|
6 26, 2023 - 23_0025 Package Outline Drawing and Data Sheet Revision for Select LFCSP Products in Amkor |
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| AD6684BCPZ-500 | 製造中 | |
| AD6684BCPZRL7-500 | 製造中 | |
これは最新改訂バージョンのデータシートです。
ソフトウェア・リソース
デバイス・ドライバ 1
評価用ソフトウェア 1
JESD204x Frame Mapping Table Generator
The JESD204x Frame Mapping Table Generator tool consists of two Windows executables that will allow the user to input any valid combination of JESD204x parameters (L, M, F, S, NP) in order to output a .csv file that illustrates the frame mapping of the JESD204x mode in table format. There is an executable that allows the user to input a single JESD204x mode and another, that allows the user to input the parameters for multiple JESD204x modes in a specified .csv format in order to output a .csv file that illustrates the frame mapping of each of the JESD204x modes that were input into separate tables.
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ハードウェア・エコシステム
| 製品モデル | 製品ライフサイクル | 詳細 |
|---|---|---|
| クロックIC 5 | ||
| LTC6951 | 最終販売 | 超低ジッタ VCO内蔵の複数出力 クロック・シンセサイザ |
| LTC6952 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz PLL |
| HMC7044 | 新規設計に推奨 |
JESD204B / JESD204 用機能付き、3.2 GHz、14 出力、高性能ジッター減衰器 |
| AD9528 | 新規設計に推奨 |
クロック・ジェネレータ、14 LVDS / HSTL出力、JESD204B対応 |
| LTC6953 | 最終販売 | 11 の出力を備えた、JESD204B/JESD204C をサポートする超低ジッタ 4.5 GHz クロック分配器 |
| ファンアウト・バッファ ＆ スプリッタ 2 | ||
| LTC6955 | 最終販売 | 超低ジッタ、7.5 GHz、11 出力ファンアウト・バッファ・ファミリー |
| HMC7043 | 新規設計に推奨 |
JESD204B/JESD204C 用機能付き、3.2 GHz、14 出力、高性能ファンアウト・バッファ |
ツールおよびシミュレーション
Virtual Eval（仮想評価、 ベータ版）
Virtual Evalは、ADC、DAC、およびその応用製品評価を支援するウェブベースの設計ツールです。アナログ・デバイセズのサーバ上にあるモデルを使用して、重要な部品の性能特性をわずか数秒でシミュレートします。使用時は、入力トーンや外部ジッタなどの動作条件のほか、ゲインやデジタル・ダウンコンバージョンといったデバイス機能を設定してください。ノイズ、歪み、分解能、FFT、タイミング図、周波数応答プロット、その他さまざまな性能特性を確認することができます。
ツールを開くADC Companion Transport Layer RTL Code Generator Tool
This command line executable tool generates a Verilog module which implements the JESD204 receive transport layer. The user specifies in a configuration file one or more modes to be supported by the transport layer module. These modes are defined as a set of JESD204 parameter values: L, M, F, S, N', and CF. The transport layer converts JESD204 lane data output from a JESD204 link layer IP to a data bus with a fixed width, containing interleaved virtual converter samples. Both JESD204B and JESD204C link layers are supported.
ツールを開く
LTspice®は、無料で提供される強力で高速な回路シミュレータと回路図入力、波形ビューワに改善を加え、アナログ回路のシミュレーションを容易にするためのモデルを搭載しています。
評価用キット
AD6684 Evaluation Board