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AD9548:  クロック・ジェネレータ/シンクロナイザー、クワッド/オクタル入力ネットワーク

製品詳細

製品状況:新規設計にお薦めします。

AD9548は、同期式オプティカル・ネットワーク(SONRT/SDH)などを含む、多くのシステム用の同期化を提供します。AD9548は、最大4つの差動または8つのシングルエンドの外部からの入力リファレンスの、一つに同期した出力クロックを作成します。デジタルPLLは、入力の時間的ジッタあるいは外部リファレンスに伴った位相ノイズを軽減させることができます。AD9548は、すべてのリファレンスがデジタル的に制御されたループやホールドオーバー回路によって失敗したときでさえ、クリーン(低ジッタ)で、有効な出力クロックを連続的に作成します。

AD9548は-40~+85℃の工業用温度範囲で動作します。

アプリケーション

  • ネットワークの同期化
  • リファレンス・クロック・ジッタのクリーンアップ
  • 秒あたりでGPS1パルスの同期
  • SONET/SDHクロックは最大OC-192、FECを含む
  • Stratum2のホールドオーバー、ジッタのクリーンアップ、位相トランジエント制御
  • Stratum3EとStratum3のリファレンス・クロック
  • 無線基地局、制御
  • ケーブル・インフラ
  • データ通信ons

特長と利点

  • ホールドオーバー・モードでStratum2の安定化をサポート
  • 位相構築によるリファレンス・スイッチオーバーのサポート
  • ヒットレス・リファレンスのスイッチオーバーをサポート
  • 自動/手動のホールドオーバーとリファレンス・スイッチオーバー
  • シングルの差動入力あるいは2つの独立したシングルエンド入力として、各ペア構成を伴った4ペアのリファレンス入力ピン
  • 1Hz~750MHzの入力リファレンス周波数
  • リファレンスの検証と周波数モニタリング(1ppm)
  • プログラマブル入力リファレンスのスイッチオーバー・プライオリティ

AD9548機能ブロック図

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資料

タイトル コンテンツの種類 ファイル形式
AD9548: Quad/Octal Input Network Clock Generator/Synchronizer Data Sheet (Rev E, 12/2013) (pdf, 1870 kB)  データシート PDF
AN-1079: Determining the Maximum Tolerable Frequency Drift Rate of the AD9548 System Clock in Low Loop Bandwidth Applications  (pdf, 210 kB) アプリケーション・ノート PDF
AN-1002: The AD9548 as a GPS Disciplined Stratum 2 Clock  (pdf, 157 kB) アプリケーション・ノート PDF
AN-1064: Understanding the Input Reference Monitors of the AD9548  (pdf, 155 kB) アプリケーション・ノート PDF
AN-1061: Behavior of the AD9548 Phase and Frequency Lock Detectors in the Presence of Random Jitter  (pdf, 470 kB) アプリケーション・ノート PDF
AD9547/48: Profile Designer SW
The AD9548 is a quad/octal input network clock generator/synchronizer. This video covers the operation of the AD9548 Digital PLL Profile Designer, which is a key part of the evaluation software.
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AD9547/48: Evaluation Board SW Overview
The AD9548 is a quad/octal input network clock generator/synchronizer. This video is an overview of the AD9548 evaluation software.
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AD9547/48: Evaluation Board Setup
The AD9548 is a quad/octal input network clock generator/synchronizer. This video covers the setup, operation, connections, and features of the AD9548 evaluation board.
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AD9548: GPS Clock Synchronization
Presented in this video is an overview of the AD9548 functionality and its evaluation board. Also shown is an actual application where the AD9548 is synchronized to a 1PPS reference supplied by a GPS antenna module.
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Network Clock: How To Achieve Maximum System Up Time
In this in-depth Webcast, our clock expert will explore the technical implications of this very real system scenario, and discuss the incorporation of seamless reference switchover and holdover technology that maintains a stable, low-jitter, system clock during periods of switchover, and complete reference loss, conditions.
Webcasts WEBCAST
UG-639: Evaluating the AD9547 and AD9548 Digital PLL Clock Synthesizers  (pdf, 931 kB) ユーザー・ガイド PDF
Synchronizing NxN MIMO Basestations to an External Timing Reference
Understand how a high-performance clock generator, in conjunction with one or more integrated transceivers, simplifies overall design and reduces complexity and cost, while resulting in excellent system receive/transmit performance.
(RF DesignLine, 5/10/2010)
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Why is my phase noise shape changing when I change the PLL settings? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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How do I optimize my PLL loop for the best phase noise and/or jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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How do I choose between active and passive filter in PLL loop? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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How do the PLLs in the AD951x parts compare to other ADI PLLs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How does the clock clean-up function of the AD951x parts work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do I want to run a fast PFD frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it ok for me to connect the same power supply to both the charge pump and distribution power supply pins? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why can't I use a bandpass filter for my loop filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I tie my loop filter to ground or PLL supply? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The loop filter was working great until I changed the divide ratio in PLL. What happened? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I use a VCO with a supply greater than 5V? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What suppliers do you recommend for VCO/VCXOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do VCXOs have better phase noise and jitter performance than VCOs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I know which VCO will work best with the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there an advantage to running a higher VCO frequency than the output frequency? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I determine if a VCO is good enough for my purpose? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there any difference between the nature of an oscillator's phase noise and the phase noise from a clock chip? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do different divide ratios cause variations in jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have a clocking scheme which requires several different division ratios simultaneously. I have a frequency plan, but I'm concerned about crosstalk. How much of a problem is this with your clock distribution chips? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do divide ratios change the propagation delay? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I want to use the phase offset feature on the AD9510 dividers to generate two signals 90° out of phase. How accurate is the phase offset? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD951x clock ICs, does the phase offset (coarse delay) affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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I changed the coarse phase adjust in the evaluation software, but nothing happened. What's going on? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the difference between the coarse phase adjust and the fine delay adjust? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the fine delay adjust which is available on certain LVDS/CMOS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the fine delay adjust affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why is the fine delay adjust not available on all the outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there a way to cause Input/Output rising edges to be synchronous (zero delay) with the AD9510/11? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will the AD9510 work without a reference input signal? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are the best clock sources for a distribution-only design? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I am not using the CLK1 input on the AD9510. Can I just leave it floating? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How good does my input signal need to be? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I turned off my reference but the Digital Lock Detect (DLD) still says I'm locked. FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I shift the threshold on clocks for single-ended inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The reference input is differential, but my reference is single-ended. Do I need to convert to differential to drive the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Will differential or single-ended inputs/outputs improve my jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why should I use differential rather than single-ended? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I feed a single-ended signal into a differential input? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why do you recommend AC coupling, rather than DC coupling, at the clock inputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the ADI clock parts stand-alone clock sources or do I still have to buy a clock source to drive these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Which provides better performance - a clock source with sinewave output, or one with differential square wave outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, what is the relationship between clock output jitter and CLK1/CLK2 input slew rate? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm trying to write to the part in single-byte mode, but I can't write anything. What am I doing wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I use the 951X clocks to drive a mixer (RF LO)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
My applications are RF, not for clocking data converters. Can ADI's 951X ICs be used for RF applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have an input present at the clock input, but I'm not seeing an output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What happens to the AD9510/11 clock outputs if the Reference Input (REFIN) signal goes away? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What clock frequency comes out of the AD9510 outputs when you first apply power to the device? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it possible to impedance match a clock output if it is heavily loaded? (e.g. CL=100pF) FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I ran the AD9510 outputs at 1.4 GHz and they seem to work fine. Is there a problem running them at 1.4 GHz? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What should I do with unused channels on the AD9510? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I tri-state the AD9510 outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On the AD9510, how can I make sure that the duty cycle of output clocks stays within 40% to 60% duty cycle window? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the effect of distributing harmonically related clocks (on chip or on board) in terms of jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is there any reason to use a transformer on a differential clock output to obtain a "clean" single-ended clock output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What are some of the advantages/disadvantages of using LVPECL vs. LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does the AD9510 support 2.5V PECL? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How much bandwidth is required to process a PECL or LVDS output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I use only one of the PECL differential outputs and the unused output is terminated in 50Ω, how will this affect the phase noise or jitter of the single-ended output? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If I change the level of PECL output, does it affect the jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the best way to terminate LVPECL outputs to get lowest jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Is it okay to AC-couple PECL or LVDS outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the fan-out capability of the CMOS, LVDS, and LVPECL outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What is the proper termination (value and location) for outputs? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are outputs short-circuit protected? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Are the CMOS drivers on the clock devices complementary? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Some of the schematics in the AD951x data sheets show an LVPECL termination scheme which is different from the classic termination often seen (50 Ω to Vs - 2V, or the Thevenin equivalent thereof). How does this work, and how did you chose 200 Ω for the resistors? Can I use 100 ohms to improve the slew rate (or jitter)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I have pulled SYNCB low, but I still have output from a channel. Why? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why can I not get the same output amplitude or rise and fall times as stated in your datasheet? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
The AD9510 datasheet says to use an external pull-up resistor on the FUNCTION pin. Why do I need this and what range of resistors will work? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
May I use the AD9540 for spread spectrum clocking? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Can I get two clock outputs from the AD9540? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
What's the advantage of a DDS-based clock generator? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Why does the AD9540 require special filtering on its analog output. What are the requirements of this filter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I'm working with optical networks - SONET/SDH. Do ADI's clock chips support these applications? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
On my board, I can't get the same low jitter numbers that are shown in the datasheet. Am I doing something wrong? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you determine the bandwidth over which phase noise is integrated to obtain jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Using the "ADC SNR method", what is the equivalent bandwidth for the jitter specification? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do harmonic spurs in the output spectrum affect jitter (random or deterministic)? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
When a jitter number is specified without an associated bandwidth, what bandwidth should be assumed? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do you specify jitter? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
How do I use the clock part for jitter clean-up? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
If jitter can be calculated from phase noise measurements, is it possible to calculate phase noise from jitter numbers? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Does jitter vary with different clock frequencies? How about phase noise? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
I sure can't measure jitter with femtosecond resolution on my scope! How do you do it? How much confidence do you have in the jitter figures that you are quoting for these parts? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Do you guarantee performance shown in ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Who do I contact for technical support on ADIsimCLK? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
Should I use the minimum charge pump current settings in order to minimize power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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My application has pretty tight power consumption requirements. I am very interested in the capabilities of the AD9510, but I don't need every feature. Is it possible to turn off the unused features and save power? FAQ(よくある質問) & RAQ(珍問/難問集) HTML
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評価用キット / シンボル & フットプリント

評価ボード&キット資料と購入については、評価ボード&キットのページをご覧ください。

シンボル&フットプリントアナログ・デバイセズでは、多岐にわたるCADシステムにおいて、簡単に使用することができる、シンボルとフットプリントのデータを提供しています。

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価格、パッケージ、入手性

価格表の見かた

価格は1個当たりの米ドルで、米国内における販売価格(FOB)で表示されておりますので、予算のためにのみご使用いただけます。 また、その価格は変更されることがあります。米国以外のお客様への価格は、輸送費、各国の税金、手数料、為替レートにより決定されます。価格・納期等の詳細情報については、弊社正規販売代理店または担当営業にお問い合わせください。なお、 評価用ボードおよび評価用キットの表示価格は1個構成としての価格です。

AD9548 Evaluation Board
モデル 概要 価格 RoHS PCN/製造中止案内 在庫確認/
購入/サンプル
AD9548/PCBZ 製品状況: お問い合わせ Evaluation Board $ 250.00 Yes -

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