概要
本稿では、DC/DCコンバータ用の補償回路について解説します。補償回路が必要な理由や、その仕組み、適切なツールを使用して効果的に結果を得るための方法などを詳しく説明します。それに向けて、本稿ではLTspice®上に構築したシンプルな回路を例にとることにします。その回路は、電流モードで動作する降圧コンバータの1次（線形）モデルに基づいています1。本稿で紹介する手法に従えば、数学的な複雑な計算を行うことなく、補償回路に関連する各種の数値について検証することが可能になります。
背景
DC/DCコンバータは、FET、インダクタ、電流検出抵抗、出力コンデンサなどの部品で構成されます。DC/DCコンバータを設計する際には、出力電圧リップルや過渡応答の要件に適合するよう、それらの部品を慎重に選択する必要があります。そして、出力段の設計が完了したら、ループを閉じる（制御ループを完成させて、DC/DCコンバータとしての機能を具現化する）ための設計を行わなければなりません。DC/DCコンバータでは、誤差アンプ（EA：Error Amplifier）を備える負帰還ループを使用します。負帰還システムを伝わる信号は、その経路で極（ポール）とゼロの影響を受けます。極が1つあると信号の位相が約90°遅れ、ゲインの傾きが20dB/dec低下します。一方、ゼロが1つあると位相が約90°進み、ゲインの傾きが20dB/dec増加します。信号の位相が-180°遅れると、負帰還ループは正帰還ループとしての挙動を示し、発振する可能性があります。電源を設計する際には、発振を防げるようにループの安定性を維持するということが重要な指針になります。
DC/DCコンバータの安定性を確認する方法は2つあります。1つは、ボーデ線図を作成する周波数応答解析（FRA：Frequency Response Analysis）による方法です（図1）。もう1つは、負荷電流を過渡的に変化させて、出力電圧のアンダーシュートとオーバーシュートの応答を観察する時間領域の解析方法です。安定性の高い設計を実現するためには、位相が-180°の遅れから遠い状態を確実に維持しなければなりません。その余裕度を位相マージン（PM：Phase Margin）と呼びます。一般に、位相マージンの値としては45°以上を確保する必要があります。60°を確保できればより望ましいと言えます。また、帯域幅（BW：Bandwidth）の広い電源を設計すれば、電流負荷の変化に対する応答が速くなります（図2）。電源のBWは、ゲインが0dBになる周波数です。この周波数は、クロスオーバー周波数Fcとも呼ばれます。この点の位相は、45°以上進んでいるはずです。DC/DCコンバータのBWは、そのスイッチング周波数Fswの微分係数です。通常は、Fsw/10 < Fc < Fsw/5の範囲の値になります。Fsw/5というのはBWが広いということを意味し、達成するのが容易ではありません。BWが広いほど位相は遅れるため、設計上のトレードオフになります。もう1つ、ゲイン・マージン（GM：Gain Margin）についても考慮する必要があります。GMとは、Fsw/2と-180°における負のゲインのことです。GMが-8dB以上あれば、スイッチング・ノイズを減衰させたり、位相が-180°シフトした場合にゲインが生じる可能性を十分に抑制したりすることが可能になります。-20dB/decの傾きで0dBの点を横切るのが望ましいと言えます。
出力段のLCフィルタ
各トポロジ（降圧、昇圧など）のDC/DCコンバータの出力段には、インダクタとコンデンサ（等価出力容量）が付加されます。これらによって、LCフィルタが構成されます。各種のトポロジでは、電圧モード（VM：Voltage Mode）と電流モード（CM：Current Mode）という2つの一般的なアーキテクチャが使用されます。同じLCフィルタであっても、VMのアーキテクチャで使用するのかCMのアーキテクチャで使用するのかによって挙動に違いがあります。簡単に言えば、VMのDC/DCコンバータで使用されるLCフィルタは二重極（double pole）を追加します。一方、CMのDC/DCコンバータには、LCフィルタの二重極を打ち消すために、電流検出を伴うフィードバック・パスが追加されます。VMのDC/DCコンバータでは、LCフィルタの二重極の影響を打ち消すためにより多くのゼロが必要になるので補償するのが容易ではありません。そのためには、より多くの部品が必要になります。
VMの降圧コンバータにおけるLCと周波数の関係
LCフィルタの特性は、以下に示す2つの式によって表せます。
等価出力容量CEQとその等価直列抵抗（ESR）であるESREQによって、2つの極と1つのゼロが追加されます。LCフィルタの二重極の位置はLCの寄生抵抗とは無関係です。インダクタンスと等価出力容量の値が大きいほど、二重極の位置は周波数軸の原点である0Hzに近づきます。CEQとESREQの値が大きくなると、LCフィルタのゼロの位置は周波数軸上で左の方へ移動し、0Hzに近づくことになります。以下に計算の例を示します。図3に示したのは、VMのDC/DCコンバータにおけるLCフィルタの回路例（シミュレーション用のモデル）です。図4に示したのは、そのシミュレーション結果です。赤色と青色のトレースは、コンデンサのESRの値が1mΩの場合と100mΩの場合に対応しています。LCの値に違いはないのでFrは同じ位置にあります。一方、ESRの値が異なるとゼロの位置も異なることがわかります。
VMのアーキテクチャでは、LCフィルタによって2つの極と1つのゼロが追加されます。周波数応答の形状は常に同じで、傾きが0dB/decから-40dB/dec、更に-20dB/decへと変化していきます。極とゼロの位置は、インダクタンス、総容量、等価出力容量のESRの値によって決まります。
CMの降圧コンバータにおけるLCと周波数の関係
CMの降圧コンバータの場合、LCフィルタと周波数の関係は、電圧制御電流源を使ってシミュレーションすることができます（図5）。ここでは、ESRとして2種類の値を使用し、ゼロの位置の違いを示すことにします。CMの降圧コンバータのアーキテクチャでは、LCフィルタの極の位置は次式で決まります。
上式のRLOADは負荷抵抗であり、出力電圧と電流の比として求められます。例えば、出力電圧が5Vで負荷電流が2Aである場合、RLOADの値は5V/2A = 2.5Ωになります。ゼロの位置は、等価出力容量とそのESRによって決まります。VMのアーキテクチャの場合と同様に、ESRが1mΩと100mΩの場合、2つのゼロの値はそれぞれ以下に示す式によって求められます。
CMのアーキテクチャでは、LCフィルタによって1つの極と1つのゼロが追加されます。周波数応答の形は常に同じで、傾きは0dB/decから-20dB/Decになり、再び0dB/decに戻ります（図6）。極／ゼロの周波数の位置は、出力コンデンサ、ESR、負荷の値によって決まります。
補償回路の役割
LCフィルタは位相の変化（損失）を生じさせます。そのため、補償回路（補償器）を使って位相をブーストする必要があります。補償器の役割は、ループに極とゼロを追加し、LCフィルタによって生じる位相の遅れや進み、ゲインの変化を打ち消すことです。
CMのアーキテクチャに適用される補償器
CMのアーキテクチャに適用される補償器は、タイプ2の補償器と呼ばれています（図7）。この回路において、「AD8038」はEA、R2とR3は帰還抵抗、R4はFRAを行うためにV1によって周波数成分をループに注入するための抵抗です。補償器は抵抗R1、コンデンサC1、同C2によって形成されています。
この回路の場合、ゼロ、極、ゲインは以下のようになると想定されます。
Gain(bzp)はゼロと極の間のゲインであり、R1とR3の比によって決まります。Gain(rz)はDCにおけるゲインです。上記の計算では、原点の極として1Hzという周波数を使用しました。そのため、補償器の傾きは-20dB/decから始まります。図8を見ると、計算値とシミュレーション結果には強い相関があることがわかります。
VMのアーキテクチャに適用される補償器
VMのアーキテクチャでも、補償器を適用することにより極とゼロの組み合わせが追加されます。それにより、LCフィルタによる位相の損失が打ち消されます。VMのアーキテクチャに適用されるタイプ3の補償器は図9のようなものになります。図10に示したのはその周波数応答です。
帰還抵抗R3には、並列に接続されたコンデンサC3と抵抗R5が追加されています。タイプ3の補償器の極とゼロの位置は、以下に示す各式によって求められます。
Fz1(EA)とFz2は同じ周波数に位置することに注目してください。
なお、アプリケーションによっては、タイプ3に似た補償方法が使われることもあります。その場合、上側の帰還抵抗に対して1つのコンデンサを使用することにより、高い周波数領域にある極が排除されます。結果として、傾きが0dBのまま維持されます。
時定数のアライメント
ループを閉じる方法についてまとめると次のようになります。すなわち、LCフィルタの極／ゼロの時定数に補償器のゼロ／極を揃え（アライメント）、互いに打ち消し合うようにすることによって全体で-20dB/decのゲインの傾きが得られるようにするというものです（図11）。
1次の平均モデルによる極／ゼロのアライメント
「LTC3891」はCMで動作する降圧コントローラです（図12）。28Vの入力を基に5V/6Aの出力を得ることができます。同ICの場合、ITHピンに適切な補償器を付加しなければ、等価出力容量とそのESRのアライメントを実現できません。そのため、過渡的な負荷を用いたテストを行うと発振が生じます。出力におけるスイッチング周波数の測定値は23kHzとなり、設計値である500kHzとは異なる結果になります。
そこで、出力段に対して適切な補償器を組み合わせることにします。以下では、CMのアーキテクチャのクローズドループの動作をモデル化する線形回路を構築することにします。
図14に示したシミュレーション用の回路をご覧ください。図中のG1は電圧制御電流源であり、6という値を設定しています。G1の正の入力における1Vの電圧に対応して6Aを出力します。この回路の周波数応答は、様々な率で傾きが変化します。0dBのクロスオーバー周波数では位相は25°になります（図15）。そのため、時間領域で見ると発振が生じます。
時定数をアライメントするために図16のように変更します。まず出力段のCEQ、ESREQ、RLOADの値を明確にする必要があります。それぞれ、以下のような値になります。
R1の値は設計者が選択します。ここでは、R3と同じく11.5kΩに設定することにします。R1×C1(z) = CEQ×RLOAD(p)をC1について解くと、次式のようになります。
CEQ×ESREQ(Z) = R1×C3(P)から、補償器の極の時定数をR1×C3で設定してC3について解くと、次式のようになります。
図16の平均モデルを使用した場合、適切なシミュレーションを行えば、ゲインの傾きが-20dB/dec、位相が90°という結果が得られるはずです（図17）。それとは異なる結果になった場合、計算について検証する必要があります。
オペアンプをEAとして使用する方法には、いくつかの欠点があります。その1つは、BWを正しく予測できないというものです。それでも、アライメントの計算について検証する上では非常に役に立ちます。R1の値を大きく設定すれば、BWを広げることができます。R1の値を大きくする場合、補償器のコンデンサを同じ比率で小さくし、時定数の値を維持する必要があります。ゲインが高くなると0dBにおける位相マージンが減少するので、R1の値を大きくするにしても限度があります。時定数がアライメントされている場合、位相は常に90°になります。計算値については、ICのスイッチング・モデルを使用して検証しなければなりません。また、過渡応答については実験室での評価を行う必要があります。
この線形モデルは、オペアンプを別の電圧制御電流源に置き換えることで、よりシンプルかつ正確なものにすることができます。LTC3891のデータシートを見ると、ITHが1.2Vの場合のトランスコンダクタンス（gm）の値は2mmhoであると記載されています。G1の正の入力は1Vなので、7.2A/1.2V = 6A/Vから新たな値として7.2を設定します。変更後の回路図を図20に、そのシミュレーション結果を図21に示します。この結果から、BWとしては46kHzという値が見込めることがわかります。
一方、図22に示したのは、LTpowerCADによるシミュレーション結果です。BWは57kHz、位相マージンは52°となっています。ゲインのプロットはよく似ており、位相も非常に似た状態で始まります。ただ、10kHz以上の範囲では適切な結果は得られていません。
右半面ゼロの影響
右半面ゼロ（RHPZ：Right Half Plane Zero）とは、20dBのゲインを加え、位相を約90°遅らせるゼロのことです。その結果、補償が不可能になり、連続導通モードで動作する昇圧、昇降圧、SEPIC（Single Ended Primary Inductor Converter）などのトポロジのBWが制限されます。RHPZの周波数の位置は以下の式で計算することができます。
通常、これらの式において設計者がトレードオフすることができるのはインダクタの値だけです。F(RHPZ)/10という周波数でループを閉じる必要があることから、RHPZの位置によってBWの設計値が制限されます。ここまでに示した線形モデルではRHPZを考慮していません。
VMの昇降圧コンバータ
「LTC3533」は、VMで動作する昇降圧コンバータICです。昇圧モードで動作させる場合には、上述したRHPZが制約要因になります。LTC3533のデモ用ボードでは、入力VIN(MIN)が2.4Vの場合の出力が3.3V/1.5Aになるように構成されています。この場合、デューティ・サイクルDは、D = (VOUT - VIN)/VOUT = (3.3 - 2.4)/3.3≒0.27となります。また、RLOAD = VOUT/IOUT = 3.3/1.5 = 2.2Ωです。
RHPZの位置は、以下の式のうちいずれかで求めることができます。
したがって、ループを閉じる安全な位置は8.4kHzとなります。Rtは、スイッチング周波数Fswを1MHzに設定します。これはタイプ3に似た補償方法ですが、RFFが無いため、Cffは周波数の高い極の追加には寄与しません。
極とゼロの位置は、以下のようになります。
LCフィルタの二重極の位置は15.65kHzです。2つのゼロFz1とFzCffは、共に約9kHzの位置にあり、LCフィルタの極を打ち消します。また、LCフィルタによって967kHzに形成されるゼロに対しては、896kHzにおけるその影響を打ち消す極が存在します。
ここでは、オペアンプをEAとして使用するVMのアーキテクチャについて考えます。その平均的な回路についてLTspiceによるシミュレーションを行うと、極とゼロのアライメントを確認することができます。電圧制御電圧源をEAとして使えば、よりシンプルな回路を使用することが可能です。そのゲインの値は、データシートに規定されている「Error Amp AVOL」の80dBという値から導出します。80dBというのは、20log10000です。したがって、シミュレーションには10000という値を使用します。両回路のシミュレーション結果は、非常によく似たものになります。BWは、CMのDC/DCコンバータのシミュレーションのようには変化しません。また、ゲインはよく似ており、90°という位相の値が得られます。ただ、これは適切なアライメントが行われているという情報にしかなりません。両回路の出力には188µFのコンデンサと0.2Ωの抵抗を追加しています。図4と同様に、VMのDC/DCコンバータのLCフィルタは、特にESRとDCR（直流抵抗）の値が小さい場合にQが高くなる可能性があります。そこで、両回路ではLCフィルタの減衰量が適切になるように出力にRCを追加しています。これについては次式で計算することができます。
まとめ
LTspiceによるシミュレーションは、補償器に関する計算の検証を行うための効率的かつ信頼性の高い方法です。本稿で説明した線形モデルには、電流検出素子、その信号のゲイン、RHPZの情報は含まれていません。しかし、シミュレーションを高速に実行できることや、様々なDC/DCコンバータのトポロジに対する適合性があるといった長所を活用できます。適切な設計を行った場合、シミュレーションの結果としては、-20dB/decというゲインの傾きと約90°の位相が得られます。
参考資料
1Henry J. Zhang「Modeling and Loop Compensation Design of Switching Mode Power Supplies（スイッチング電源のモデリングとループ補償設計）」Analog Devices、2015年1月
「LTspice Simulation Files for Power Stages and Average Compensation Models（出力段と平均補償モデルに対応するLTspice用のシミュレーション・ファイル）」Analog Devices