航空宇宙＆防衛用レーダー

この回路は、標準4mA～20mAのHART^®1互換の電流出力とユニポーラまたはバイポーラ出力電圧範囲を必要とするプログラマブル・ロジック・コントローラ（PLC）や分散型制御システム（DCS）のモジュールに適した完全絶縁型アナログ出力チャンネルです。完全絶縁型アナログ出力を必要とするチャンネル間絶縁型PLC/DCS出力モジュールなどの工業用アプリケーション向けに、柔軟なビルディング・ブロックを提供します。この回路にはアナログ出力端子の外付け保護回路も含まれています。

AD5422 16ビットD/Aコンバータ（DAC）はソフトウェアで設定可能であり、必要な全ての電流と電圧の出力を供給します。

電力とフットプリントが業界最小のHART準拠ICモデムであるAD5700-1をAD5422とともに使うことで、HART互換の4mA～20mAのソリューションを構成します。AD5700-1は高精度の内部発振器を備えており、特にチャンネル間絶縁型アプリケーションでさらなる省スペースを実現します。

PLC/DCSソリューションは、グランド・ループに対する保護を行い、外部事象に対する堅牢性を確保するため、ローカルのシステム・コントローラから絶縁する必要があります。従来型のソリューションでは、電源とデジタルの両方の絶縁に別個のICを使用しています。マルチチンャネルの絶縁が必要な場合、個別にディスクリートで電源を実装するコストとスペースが大きな欠点になります。フォトカプラによる絶縁は、一般に適度な出力レギュレーションを備えていますが、外付け部品を追加する必要があるので基板面積が増加します。電源モジュールが大きくなることも稀ではなく、出力レギュレーションが不十分になる可能性があります。図1の回路では、アイソレータのADuM347xファミリーと、関連する絶縁されたフィードバックを備えた電源レギュレーション回路が使用されています。絶縁バリアをまたいで電力を転送するのに外付けトランスが使用されています。

ADuM3482はAD5700-1に対してUART信号を絶縁します。

ADP2441 36V降圧DC/DCレギュレータは、工業用の24V標準電源を受け入れ、広い範囲の入力電圧を許容します。この電源を5Vに降圧し、コントローラ側の全ての回路に電力を供給します。この回路は、24V電源端子の標準的な外部保護機能、ならびにDCの+36Vまでの過電圧と−28Vまでの低電圧に対する保護機能も備えています。

¹ HARTはHART通信協会の登録商標です。

The high performance PLL synthesizer circuit in Figure 1 requires 28 V for the tuning voltage of an octave range (1 GHz to 2 GHz) voltage controlled oscillator (VCO). An efficient boost converter provides this voltage, and the circuit operates on a single 5 V supply with no measurable degradation on the phase noise due to the dc-to-dc boost converter.

The circuit is optimized for PLLs that use octave range VCOs to provide a wide range of output frequencies. This type of VCO requires a high tuning voltage that may not be available in most systems that operate on relatively low supply voltages.

For example, the VCO in the circuit (Synergy DCYS100200-12) covers the 1 GHz to 2 GHz frequency band; however, to use the full octave range available, a tuning voltage of 0 V to 28 V is required.

There are two ways to supply this tuning voltage. The traditional technique uses an active loop filter with the amplifiers supplied by the high voltage supply. The optimum technique, however, uses a high voltage PLL synthesizer, such as the ADF4150HV, where the PLL provides the tuning voltage without the need for an active loop filter.

Although both solutions require a high voltage supply, the ADF4150HV eliminates the need for an active loop filter, which not only reduces component count and costs, but also reduces the distortion and phase noise associated with the amplifiers in the active filter. The high voltage supply is connected to the V_P pin of the ADF4150HV charge pump, and any ripple on the supply is isolated from the VCO input by the passive loop filter.

The decreased sensitivity to distortion and ripple allows an efficient dc-to-dc boost converter to generate the 28 V supply for the charge pump supply pin (V_P) of the ADF4150HV from a 5 V supply. See " Power Management Design for PLLs," Analog Dialogue, 45-09, for a complete discussion on powering PLLs.

Figure 1 shows an industry-leading solution using the ADF4150HV and the ADP1613 boost converter. Total board area for the boost regulator is only 43 mm², and the ADP1613 is available in an 8-lead MSOP package.

この回路は、周波数を高くまたは低く変換する必要のある広帯域アプリケーションにおいて魅力ある最適なソリューションを提供します。2個のチップを搭載した回路で、35MHz～4400MHzの広いLO周波数範囲をカバーします。LOインターフェースはシンプルでグルーレスな構造のため、バラン、マッチング・ネットワーク、およびLOバッファを必要としません。さらに、本ミキサーのバイアス調整機能では、アプリケーション条件または入力信号の大きさに基づいて、IP3、ノイズ指数、および電源電流を最適化することが可能です。

 

図1. VCOを内蔵したADF4351 PLL と ADL5801 広帯域アクティブ・ミキサー間の広帯域インターフェース
（簡易回路図：全接続の一部およびデカップリングは省略されています）

図1に示す回路は、高速クロック・バッファと低ノイズLDOを使用し、基準周波数とRF周波数が低いときでも低位相ノイズを維持する高性能フェーズ・ロック・ループ（PLL）です。

たとえば、アナログ・デバイセズのADF4106などのPLLは最小基準周波数とRF入力周波数を、それぞれ20MHzと500MHzに規定しています。図1のようにクロック・バッファを追加することにより、周波数範囲を基準周波数で10MHzまで、RF入力で100MHzまで下げることができます。

自動ゲイン制御（AGC）回路は、シンセサイザの振幅安定化、トランスミッタの出力電力制御、あるいはレシーバーのダイナミック・レンジの最適化など、さまざまなアプリケーションに役立ちます。図 1 に示す回路は、ADL6010 検出器を HMC985A電圧可変減衰器（VVA）と HMC635 RF アンプとともに用いて、広範囲の入力周波数（20 GHz ～ 37.5 GHz）と振幅にわたって自動ゲイン制御を行います。この回路ノートに記載の AGC性能指数で評価した回路性能は、20 GHz ～ 30 GHz の範囲で非常に良好です。回路全体のゲインは 30 GHz を超えると低下します。しかし、マッチング技術を使用することで狭帯域での性能を改善することができます（詳細説明は本回路ノートでは省略）。

AGC 回路は、マイクロ波計装システムやレーダーを用いた測定システムに応用されています。

図1に示す回路は、複数の電圧入力とHART準拠の4mA～20mA電流入力を必要とする、プログラマブル・ロジック・コントローラ（PLC）や分散制御システム（DCS）のアプリケーションに適した、フル機能、完全絶縁型、高柔軟性のクワッド・チャンネル・アナログ入力システムを実現します。

アナログ入力回路は、グループ絶縁された工業用アナログ入力用に設計されており、±5V、±10V、0V～+5V、0V～+10V、+4mA～+20mA、および0mA～+20mAの電圧と電流の入力範囲に対応することができます。

この回路は24V標準バス電源から給電され、絶縁された5Vシステム電源電圧を発生します。

これらのデバイスは十分整合しており、DACと変調器の間および変調器とドライバ・アンプの間を直接インターフェースすることにより、3G、4G、LTEなど多くのRF通信アプリケーション向けのコンパクトなソリューションを提供します。

図1 に示す回路は1 GHz ～ 28 GHz のワイヤレス・トランスミッタのリターン・ロスを高精度に測定し、システム・キャリブレーションを必要としません。

この回路は1 枚の回路ボードに実装され、無反射RF スイッチ、マイクロ波RF 検出器、12 ビットの高精度A/D コンバータ（ADC）を使用しています。できるだけ広い周波数範囲で回路を評価するため、狭帯域の表面実装ディレクショナル・カプラの代わりに、SMA コネクタ付きのデュアル・ポート・ディレクショナル・カプラを使用しました。

この回路は、25 dB の入力電力範囲で最大20 dB のリターン・ロスを測定します（これより小さな入力電力範囲では20 dB を超えるリターン・ロスを測定可能）。

この回路には、RF 検出器からのデジタル化された電圧の簡単な比を使ってリターン・ロスを計算する独自の機能があるため、システム・キャリブレーションが不要です。

図 1 は、RF 信号源から 9 kHz ～ 6 GHz の周波数範囲で出力されるパワーを、公称 45 dBm（−30 dBm ～ +15 dBm）の入力電力範囲で正確に測定する RF パワー測定回路です。

この回路で、5 V の USB 電源で駆動できる小型でフル機能のrms RF パワー・メーターを構築できます。測定用のシグナル・チェーンは、rms 応答 RF パワー・ディテクタと 12 ビットの高精度 A/D コンバータ（ADC）で構成されています。この 2 つのデバイスは、CMOS リニア電圧レギュレータが 5 V の USB 電源から生成する 3.3 V の電圧で駆動します。

簡単な校正ルーチンを数多くの周波数で行うことにより、回路のいかなる周波数応答の変動も補償することができます。校正データはルックアップ・テーブルに保存され、RF パワー測定中に参照されます。

図 1 に示す回路は、従来の高電圧の機械式ポテンショメータをプッシュボタン制御のデジタル・ポテンショメータで置き換える完全なソリューションを提供します。

この回路により、バッテリなどの電源から発生する最大 20 V の高電圧をシンプルなプッシュボタン・スイッチで制御する低電圧のデジタル・ポテンショメータが可能となり、使いやすさと最適な電力効率がもたらされます。AD5116 デジタル・ポテンショメータは、エンド to エンドの抵抗許容誤差が±8 % である 64 ワイパー・ポジションを提供するため、広範囲の調整に適しています。

さらに AD5116 には、プッシュボタンを用いて手動でワイパー位置を希望する位置に保存できる EEPROMが内蔵されています。この機能は、電源投入時にデフォルト位置設定が必要なアプリケーションで有効です。

 

 

 

この回路は、ブロードバンドのダイレクト・コンバージョン・トランスミッタにおけるアナログ部（アナログ・ベースバンド入力、アナログRF出力）に導入可能な完結回路です。広帯域（ブロードバンド）の電圧制御発振器（VCO）が内蔵されたPLLを使用して、68.75 MHz～2.2 GHzのRF周波数がサポートされています。一倍にデバイドされたLO段を使ったモジュレータ（CN-0134で説明されている）回路と違って、LOでの高調波フィルタリングは不要です。

的確な性能を実現するためには、モジュレータのLO入力が差動でドライブされることが必要となります。ADF4350 は、差動のRF出力を提供しますので、適切な組み合わせとなります。このPLLとモジュレータのインターフェースは、全てのI/Qモジュレータと2倍のLOベースの位相スプリッタを携えたI/Qデモジュレータに適応可能です。低ノイズのLDOの使用は、そのパワーマネージメント・スキームが位相ノイズとEVMに悪影響を与えないことを、確かにしています。このような部品の組み合わせによって、68.75 MHz～2.2 GHzの周波数範囲にわたる、最先端のダイレクト・コンバージョン・トランスミッタ性能を実現します。2.2GHz以上の周波数に関しては、CN-0134で説明しているように、一倍でデバイドしたモジュレータを使用することをお勧めします。

図1に示す回路は、ポスト・デジタル加算を用いて信号対ノイズ比（SNR）を単一ADCでの74dBFSから4個のADCと加算回路を使うことで78.5dBFSに向上させる、14ビット、125MSPSクワッドADCシステムの簡略図です。

この技術は、特に超音波やレーダーなどの高いSNRを必要とするアプリケーションに適しており、最新の高性能低消費電力クワッド・パイプライン型ADCを採用しています。

この回路は、相関のないノイズ源は2乗和平方根（rss）で加算され、信号電圧はリニアに加算されるという基本原理を用いています。

The circuit shown in Figure 1 uses the ADL5535/ADL5536 single-ended IF low noise 50 Ω gain block to drive the AD9268 16-bit differential input analog-to-digital converter (ADC). The circuit includes an interstage bandpass filter for noise reduction and anti-aliasing. The use of a single-ended IF gain stage followed by a transformer to perform the single-ended-to-differential conversion is an optimum solution for this application where both low noise and low distortion are required.

The ADL5535/ADL5536 is a high linearity (third order output intercept, OIP3 = +45 dBm at 190 MHz), single-ended, fixed gain amplifier that can be used as a driver for high performance IF sampling of analog-to-digital converters. The ADL5535 has a gain of 16 dB and provides a simple approach to raise the signal from approximately 400 mV p-p to the 2 V p-p full-scale level required by the ADC. The ADL5535 low noise figure (3.2 dB at 190 MHz) and low distortion ensure that the ADC performance is not compromised. The ADL5536 can be used where a gain of 20 dB is required.

The standard single channel direct digital synthesizer (DDS) does not switch between frequencies in a phase coherent manner. By design, DDS frequency transitions are phase continuous (see Figure 2, for example). However, the circuit shown in Figure 1 demonstrates how to configure the AD9958/AD9959 multichannel DDS for a robust phase coherent FSK (frequency shift keying) modulator by summing the outputs of the multichannel DDS together.

A multichannel DDS virtually eliminates temperature and timing issues between channels compared to synchronizing multiple single channel devices for the same application. For instance, multichannel DDS outputs, though independent, share the same system clock edges in the chip. Consequently, the system clock edges across multiple chips would not track as well over temperature and power supply deviations compared to an integrated multichannel DDS. As a result, a multichannel DDS is better suited for producing a closer to ideal phase coherent frequency transition at the summed output.

この回路はADL5902TruPwr™ 検出器を使って、さまざまなクレスト・ファクタ（ピーク対平均比）のRF信号のRMS信号強度を、約65 dBのダイナミック・レンジで計測できます。50 MHzから9 GHzまでの周波数で動作します。

計測結果は12ビットADC（AD7466）の出力で、シリアル・データとして得られます。室温での簡単な4点補正によるシステム・キャリブレーションを、デジタル領域で行っています。

RF検出器とADC間のインターフェースはシンプルで、2個の信号スケーリング（分圧）抵抗で構成され、能動素子はありません。またADL5902の2.3 V内蔵リファレンス電圧により、マイクロパワーADCに対して、電源電圧とリファレンス電圧を供給しています。AD7466はパイプライン遅延がなく、読出し専用のSAR ADCとして動作します。

回路全体で約±0.5 dBの温度安定性を実現しています。

2つのデバイスが−40°C～+85°Cの温度範囲で動作するようすが、データとして以降で示されています。

この回路は高帯域ダイレクト・コンバージョン送信器（入 力：アナログ・ベースバンド、出力： RF)のアナログ部分の 完全な構成です。500 MHz ～ 4.4 GHzのRF周波数は高帯域の 内蔵電圧制御発信器(VCO)とフェーズ・ロック・ループ（ＰＬ Ｌ）を使用してサポートされています。PLLからの局部発信器 (LO)の高周波フィルタ処理により、優れた直交精度、側波帯 抑圧と低EVMが保証されています。

低ノイズ、低ドロップアウトのレギュレータ(LDOs)を使用しているので、パワーマネージメント回路は位相ノイズとEVMに悪影響を及ぼしません。このデバイスの組み合わせにより500 MHz ～ 4.4 GHzの周波数範囲にわたって業界最先端のダイレクト・コンバージョン送信器の性能を表します。

この回路は、広帯域ダイレクト・コンバージョン・トランスミッタのアナログ部（アナログ・ベースバンド入力、アナログRF出力）に導入可能な完結回路です。広帯域の電圧制御発振器（VCO）を内蔵したPLLを使用して、30MHz～2.2GHzのRF周波数をサポートします。1分周（分周なし）の局部発振器（LO）段を使った変調器（CN-0285で説明）と異なり、LOの高調波フィルタリングは不要です。

最適な性能を実現するには、変調器のLO入力が差動でドライブされることが必要です。ADF4351は、差動のRF出力を提供するので、適切な組み合わせとなります。このPLLと変調器のインターフェースは、全てのI/Q変調器と2×LOベースの位相スプリッタを携えたI/Q復調器に適用可能です。低ノイズのLDOを使用しているので、パワーマネージメント回路は位相ノイズとEVMに悪影響を与えません。このような部品の組み合わせによって、30 MHz～2.2 GHzの周波数範囲にわたり、業界最先端のダイレクト・コンバージョン・トランスミッタ性能を実現します。2.2GHz以上の周波数に関しては、CN-0285で説明しているように、1分周の変調器を使用することをお勧めします。

この回路は、1 MHzから8 GHzまでのRF電力を、約60 dBの範囲で計測できます。シリアル・インターフェースと内蔵電圧リファレンスを搭載した12ビットA/Dコンバータ（ADC）により、デジタル・コードで計測結果を出力します。このRF検出器は出力をADCに直結することができ、特にレベル変換しなくても、ADC入力範囲にほぼ適合しています。簡単に2点補正をデジタル領域でおこない、キャリブレーションします。

AD8318 は1 MHz～6 GHzの信号に対して、正確な対数特性を示し、8 GHzまで動作します。このデバイスの出力電圧の温度安定性は±0.5 dB（typ）です。

ADCのAD7887は、制御レジスタによりデュアル・チャンネルまたはシングル・チャンネルのいずれかの動作を選択できます。デフォルトのシングル・チャンネル・モードでは、AD7887は読出し専用ADCとなり、制御ロジックを簡単化できます。

ここでは、−40°C～+85°Cの温度範囲で動作する2つのデバイスの代表的な特性を示します。

この回路は、ブロードバンドのダイレクト・コンバージョン・トランスミッタにおけるアナログ部（アナログ・ベースバンド入力、アナログRF出力）に導入可能な完結した回路です。広帯域（ブロードバンド）の電圧制御発振器（VCO）が内蔵されたPLLを使用して、500MHz～4.4GHzのRF周波数がサポートされています。PLLからのLOに付けられる高調波フィルタが、優れた直交精度を確かなものとしています。

低ノイズのLDOは、そのパワーマネージメント・スキームが位相ノイズとEVMに悪影響を与えないことを、確かにしています。このような部品の組み合わせによって、500MHz～4.4GHzの周波数範囲にわたる、最先端のダイレクト・コンバージョン・トランスミッタ性能を実現します。

この回路では、ワイドバンドのPLLとワイドバンド電圧制御発振器（VCO）が集積化されたデバイスに電源を供給するために、低ノイズ・低ドロップアウト（LDO）のリニア・レギュレータが使われています。ワイドバンドVCOは、電源電圧のノイズに対する感度が高い傾向にあります、したがって最良の性能を得るためには、超低ノイズのレギュレータを使用することを推奨します。

図1に示した回路は、137.5MHz～4400MHzの周波数を生成できる、フラクショナルN PLLとVCOを完全集積化したADF4350を使っています。 ADF4350, における適切な位相ノイズ性能を得るため、超低ノイズの3.3V LDOレギュレータ ADP150を電源としています。 

ADP150の積分rmsノイズ（10Hz～100kHz）はわずか9μVrmsと小さく、VCO位相ノイズの最適化を手助けしてくれ、さらにVCOでのプッシングの影響を低減できます（VCOの電源電圧変動除去と等価）。

図2は、ADF4350の電源としてLDO レギュレータADP150を用いた、評価用ボードの写真を示しています。ADP150は、ローコストで非常に小型なパッケージに収められており、業界最小の低ノイズを実現しています。この製品は、0.8mm×0.8mm、0.4mmピッチの4ボールWLCSPまたは使いやすい5ピンTSOPパッケージを採用しています。したがってADP150を設計に採用することで、システム全体のコストとボード面積への影響を最小限することができ、位相ノイズについても大幅な改善を期待できます。

The circuit shown in Figure 1 provides two, 16-bit, fully isolated, universal analog input channels suitable for programmable logic controllers (PLCs) and distributed control system (DCS) modules. Both channels are software programmable and support a number of voltage, current ranges, thermocouple, and RTD types, as shown in Figure 1.

The evaluation board contains two different fully isolated universal input channels, one with a 4-pin terminal block (CH2), and one with a 6-pin terminal block (CH1).

For the 4-terminal block channel (CH2), the voltage, current, thermocouple, and RTD inputs all share the same 4 terminals, thus minimizing the number of terminal pins required. For the 6-pin terminal block channel (CH1), the voltage and current inputs share a set of 3 terminals, and the thermocouple and RTD inputs share another set of 3 terminals; this configuration requires more terminals but has a lower part count and component cost. Figure 2 shows a photo of the printed circuit board (PCB), and Figure 3 shows a more detailed schematic of the circuit.

図1に示す回路は、超低ノイズ差動アンプ・ドライバADL5565と14ビット、250MSPS A/Dコンバータ（ADC）AD9642をベースにした狭帯域バンドパス・レシーバ・フロントエンドです。

3次バターワース・アンチエイリアシング･フィルタは、アンプとADCの性能とインターフェースの要件に基づいて最適化されています。フィルタ回路やその他の要素による総合挿入損失はわずか5.8dBです。

通過帯域の平坦度が3dBの回路全体の帯域幅は18MHzです。127MHzのアナログ入力で測定した信号対ノイズ比（SNR）とスプリアスフリー・ダイナミック・レンジ（SFDR）は、それぞれ71.7dBFSと92dBcです。サンプリング周波数が205MSPSなので、第2ナイキスト・ゾーンのIF入力信号の位置は102.5MHzと205MHzの間になります。

多くのシステムは、ミックスド・シグナル処理やタイミング処理のために複数の低ジッタのシステム・クロックを必要とします。図1に示す回路は、フェーズロック・ループ（PLL）と電圧制御発振器（VCO）を内蔵したADF4351とADCLK948のインターフェースを行います。ADCLK948は、ADF4351の差動出力の1つから最大8個の差動の低電圧ポジティブ・エミッタ結合ロジック（LVPECL）出力を供給します。

最近のデジタル・システムは、多くの場合、クロック源のロジック・レベルとは異なる多くの高品質クロックを必要とします。完全性を損なうことなく別の回路素子へクロックを高精度で分配するには、バッファリングの追加を要することがあります。この回路ノートでは、ADF4351クロック源とADCLK948クロック・ファンアウト・バッファのインターフェースについて説明し、測定結果からクロック・ファンアウト・バッファによる付加ジッタが75fs rmsであることを示します。

ADRF6702 IQモジュレータとAD9122 16ビット・デュアル1.2 GSPS TxDAC の組み合わせは、図1に示すような、QAMまたはOFDMをベースにした現在の高レベルなワイヤレス・トランスミッタに必要なダイナミック・レンジを備えています。この回路のダイナミック・レンジで、ZIF（ゼロIF/ ベースバンド）およびCIF（200 MHz～300 MHzまでの複素IF）の両方が可能です。AD9122は、IF周波数を細かく選択するための32ビットNCOとともに、最大8×インターポレーションのオプションを備えています。

トランスミッタの全体的な性能は、シグナル・チェーンに直接連なる部品のダイナミック・レンジに大きく依存します。DACとIQモジュレータを使ったミックスド・シグナル・トランスミッタでは、これらの部品のノイズフロアおよび歪み特性により、シグナル・チェーン全体のダイナミック・レンジが決まります。ただし、DACのノイズフロアはサンプル・クロックのジッタによっても劣化することがあり、IQモジュレータの性能はそのローカル発信器（LO）のノイズとスパーの特性に依存します。したがって、サンプル・クロックとLOの生成に高性能部品を使用することが、高性能トランスミッタの鍵となります。

さらに、これらの信号を、PCBの物理的にDAC やモジュレータに近いところで、単一の外部リファレンスを使って生成すると、設計をはるかにシンプルにすることができます。サンプル・クロックとLO（LOはほとんどの場合数GHzの信号です）を別々にDACとIQモジュレータからいくらか離して生成するには、PCBのレイアウトに細心の注意が必要です。ちょっとしたレイアウトの誤りにより、これらの重要な信号とのカップリングが生じ、シグナル・チェーン全体の性能低下を引き起こすことがあります。

シグナル・チェーンの性能はDAC/ IQ モジュレータのインターフェース・フィルタにも大きく依存します。最適性能を得るには、必要なシステム仕様を注意深く検討した後にこの受動フィルタを設計します。

ADRF6702にはLO生成のためのフラクショナルPLLが内蔵されているので、IQモジュレータのLOを合成するには低周波数のリファレンス（標準で100 MHz 以下）だけが必要です。AD9516クロック・ジェネレータ内部のPLLを使用すると、単一のリファレンスで、DACのサンプル・クロックとADRF6702のPLLリファレンスの両方を生成することができます。

図1の回路はAD9516-0を使って作られていますが、必要な内部VCO周波数に合わせて、AD9516ファミリの他のデバイスを使うことができます。

図1に示す回路は、超低ノイズ差動アンプ・ドライバADL5562と16ビット、250 MSPS A/DコンバータAD9467をベースにした広帯域レシーバのフロントエンドです。

3次バターワース・アンチエイリアシング・フィルタは、アンプとADCの性能およびインターフェースの要件に基づいて最適化されています。フィルタ・ネットワークと他の部品による損失はわずか1.8 dBです。

回路全体の帯域幅は152 MHz、通過帯域の平坦性は1 dBです。120 MHzのアナログ入力を使って測定したSNRは72.6 dBFS、SFDRは82.2 dBcです。

この回路は、デュアル高速TxDAC D/AコンバータAD9122と広帯域I/Q変調器ADL5375-05間のシンプルで応用の広いインターフェース方法を提供します。DACの出力とI/Q変調器ADL5375-05の入力は0.5Vのバイアス・レベルを共用しているので、アクティブやパッシブのレベル・シフト回路は不要です。インターフェースはDC結合されているので、DACによってI/Q変調器のローカル発振器（LO）のリーク補償を行うことができます。

AD9122 DACの1.2GSPSのサンプリング・レートとADL5375-05変調器のI入力とQ入力の広い帯域幅により、ゼロIF（ZIF）アーキテクチャと複素IF（CIF）アーキテクチャのどちらもサポートできます。ナイキスト・イメージのフィルタ処理に加えて、ベースバンド・フィルタはDACの差動と同相の両方のスプリアスに対する優れた除去性能を提供します。

図1に示した回路は超低ノイズ差動アンプ・ドライバ ADA4960-1と12ビット、500 MSPS、A/DコンバータAD9434 をベースにした広帯域レシーバ・フロントエンドです。

3次バターワ―ス・アンチエイリアシング（折返し誤差防止）・フィルタはアンプとA/Dコンバータ（ADC）の性能とインターフェースをベースに最適化されています。フィルタ回路、トランス、その他の抵抗性部品による全体の挿入損失はわずかに1.2 dBです。

回路全体の-1dB帯域幅は290 MHzです。アナログ入力が140 MHzの時、SNR と SFDRの実測値はそれぞれ64.1 dBFS と 70.4 dBcです。

図1に示す回路は差動アンプADL5565とADコンバータAD9467 の間に最適のインターフェースを施した16ビット、250 MSPS、狭帯域、高域IF、レシーバ・フロント・エンドです。

 AD9467はSNR性能が約75.5 dBFS、SFDR性能が95 dBFS～98 dBFSのバッファ入力16ビット、200 MSPS（又は250 MSPS）ADCです。差動アンプADL5565は広入力帯域幅、低歪、高出力直線性なので、IFサ

この回路ノートでは高性能を維持し信号損失を最小にするインターフェース回路とアンチエイリアシング・フィルタを設計する系統的な手順について説明します。中心周波数200 MHzのもっとも平坦なバターワース4次バンドパス・フィルタを設計するために共振方式を使用しています。

図1に示す回路は、超高ダイナミック・レンジ差動アンプ・ドライバADL5565と11ビット、200 MSPSの4ch IFレシーバAD6657Aをベースにした信号帯域幅65 MHzのレシーバ・フロントエンドです。

4次バターワース・アンチエイリアス・フィルタは、アンプとIFレシーバの特性およびインターフェース条件に基づいて最適化されています。フィルタ回路やその他の抵抗成分による合計挿入損失は、わずか2.0 dBです。回路全体の信号帯域幅は65 MHzであり、ローパス・フィルタは1 dB帯域幅が190 MHz、3 dB帯域幅が210 MHzの性能を持っています。パスバンド平坦性は1 dBです。

この回路は、140 MHzを中心とする信号帯域幅65 MHzのIF信号を184.32 MSPSのサンプリング・レートで処理するように最適化されています。140 MHzのアナログ入力で65 MHzの信号帯域幅で測定されたS/N比とSFDRは、それぞれ70.1 dBFSと80.9 dBcです。

この回路は、35MHzから4.4GHzまで、90dBの検出範囲を持つ周波数選択性無線周波数（RF）検出器です。周波数スペクトル内の信号識別を行わない標準的な検出器と異なり、この回路は狭い周波数帯域に焦点を当てることができるので、指定された範囲内での性能が向上します。この検出器はRMS応答回路で、温度や周波数が変化しても安定しているため、周波数精度の高い選択性のRFパワー測定が求められるアプリケーションにとって魅力的なソリューションです。また、不要な妨害波に対する高い耐性も備えています。図1に簡略化した回路図を示します。

図1に示す回路は範囲が45dBの高精度40GHzマイクロ波パワー・メーターで、必要なコンポーネントは2つだけです。RF検出器は、アナログ直線化回路が後に続くショットキー・ダイオードを使用する革新的な検出セルを備えています。低消費電力の12ビット1MSPS A/Dコンバータ（ADC）は、シリアル・ペリフェラル・インターフェース（SPI）ポートにデジタル出力を送ります。

測定実行前に、測定対象となる特定のRF周波数で簡単な校正ルーチンが実行されます。その後、測定モードでシステムを動作させることができます。測定モードでは、CN-0366評価用ソフトウェアが、検出器の入力に加えられる校正済みのRF入力電力をdBm単位で表示します。

この回路の総消費電力は5V単電源使用時で9mW未満です。

図1に示す回路ブロック図は、低位相ノイズの変換ループ・シンセサイザです（オフセット・ループとしても知られています）。

この回路は、ADF4002 を用いたフェーズ・ロック・ループ（PLL）の 100 MHz という低い基準周波数を 5.0 GHz ～ 5.4GHz という高い周波数範囲に変換します。この変換は局部発振器（LO）の周波数によって決定されます。

変換ループ・シンセサイザは、PLL だけを使用したシンセサイザと比べて、きわめて低い位相ノイズ特性（50 fs 未満）を備えています。低位相ノイズ特性を実現できるのは、電圧制御発振器（VCO）を制御する ADF4002 インテジャー N PLL が、非常に小さな N の値を使用しているためです。この例では、ADF4002 位相周波数検出器（PFD）が 100 MHz、N = 1 で動作し、PLL の N の値による制限を受けずに位相ノイズ性能を実現しています。

The circuit shown in Figure 1 provides a dual-channel, channel-to-channel isolated, thermocouple or RTD input suitable for programmable logic controllers (PLC) and distributed control systems (DCS). The highly integrated design utilizes a low power, 24-bit, Σ-Δ analog-to-digital converter (ADC) with a rich analog and digital feature set that requires no additional signal conditioning ICs.

Each channel can accept either a thermocouple or a RTD input. The entire circuit is powered from a standard 24 V bus supply. Each channel measures only 27 mm × 50 mm.

図1に示す回路は、400MHz～6GHzのRF入力信号を、それらの信号に対応するデジタルの振幅および位相に高精度で変換します。シグナル・チェーンは、900MHzにおける0°～360°の位相測定を1°の精度で行います。回路には、高性能直交復調器、デュアル差動アンプ、およびデュアルの16ビット1MSPS差動逐次比較型A/Dコンバータ（SAR ADC）が使われています。

IQ変調器をダイレクト・コンバージョン・アプリケーションに使用する場合も1次中間周波数（IF）へのアップコンバータとして使用する場合も、一般にIQ変調器の直後にある程度のゲインを追加します。IQ変調器の出力に最初のゲインを与えるための適切なドライバ・アンプを選択する方法について説明します。図 1に示すデバイスはADL5375IQ 変調器とADL5320ドライバ・アンプによる回路です。これらはシステム性能レベルが一致している、つまり性能レベルが同等なため、どちらのデバイスも全体の性能を低下させることはありません。これらのデバイスはダイナミック・レンジが一致しているので、デバイス間の減衰器が不要で、IQ変調器とRFドライバ・アンプをシンプルに直接接続することが推奨されます。

図1に示す回路は、75MHzの低消費電力（合計25mW）ダイレクト・デジタル・シンセシス（DDS）波形発生器です。出力バッファとアンチイメージング・フィルタによってスペクトル性能が改善されるので、最大18MHzのサイン波、三角波、方形波の出力を必要とする周波数発生やクロック駆動のアプリケーションに適しています。

低消費電力のDDSデバイスはサンプリング処理したデータを扱うデバイスなので、後段に適切なアンチイメージング・フィルタを接続してスペクトル・イメージを除去する必要があります。しかし、推奨する200Ω負荷には最大約4mAの出力電流が流れるため、DDS出力にバッファとして最適な低消費電力で低歪みのオペアンプを接続することにより、高品質の50Ωフィルタに対する低インピーダンス駆動源を実現します。

DDS、出力バッファ、7次エリプティック・ローパス・フィルタの組合わせにより、高品質のスペクトル性能を実現します。

図1に示す回路は真のRMS応答パワー検出器で、可変ゲイン・アンプ（VGA）とRMS応答パワー検出器を使って約95dBの広い検出レンジを実現します。RMS検出器は、レシーバ、トランスミッタなど、信号パワーの正確な測定を必要とするアプリケーションに最適です。この回路はRMSパワーを測定するので、多様なクレスト・ファクタや変化するクレスト・ファクタのシステムでの使用に適しています。このようなシステムの例としては、QAM変調を使用したあらゆるシステムの他に、GSM/EDGE、CDMA、WCDMA、TD-SCDMA、LTEをベースにしたワイヤレス基地局などがあります。

ADL5902 RMS 検出器の検出レンジは65dBで、デシベル・リニアのAD8368 VGAを追加すれば、95dBまで拡張することができます。ADL5902のTADJ機能を使うことにより、回路全体の温度安定性が得られます。ノイズを低減して感度を上げるためにADL5902とVGAの間にSAWフィルタを配置します。また、これにより、回路の周波数範囲がSAWフィルタのパスバンド範囲まで縮小されます。

この回路は、柔軟で周波数即応性に優れたダイレクト・コンバージョンIF/ベースバンド・レシーバです。変換ゲインが5dB一定のため、カスケード接続のノイズ指数が低減されます。可変ベースバンド・ゲインを使って信号レベルを調整します。ベースバンドADCドライバにはプログラマブル・ローパス・フィルタも内蔵されていて、チャンネル外のブロッカーやノイズを除去します。

このフィルタの帯域幅は、入力信号の帯域幅の変化に応じてダイナミックに調整することができます。これにより、回路が駆動するADCで利用可能なダイナミック・レンジをフルに活用できます。

回路のコアはフラクショナルN型PLLとVCOを内蔵したIQ復調器です。1つの（可変）基準周波数だけで、PLL/VCOは750MHz～1150MHzの範囲のローカル発振器（LO）を実現できます。高精度な直交バランスと低出力DCオフセットにより、エラー・ベクトル振幅（EVM）の劣化を最小限に抑えることができます。

この回路の部品間のインターフェースは全て完全差動です。各段間でDC結合が必要な部分では、隣接する段のバイアス・レベルは互いに互換性があります。

図1に示すPLL回路は13GHzのフラクショナルNシンセサイザ、広帯域アクティブ・ループ・フィルタ、およびVCOを使用し、200MHzの周波数ジャンプに対して、5µs未満で5°以内に位相を安定化します。

この性能は帯域幅が2.4MHzのアクティブ・ループ・フィルタを使って実現します。この広帯域ループ・フィルタを実現できるのは、ADF4159の位相周波数検出器（PFD）の最大周波数が110MHzであり、オペアンプ AD8065のゲイン帯域幅積が145MHzと大きいからです。

アクティブ・フィルタに使用するオペアンプAD8065は24V電源電圧で動作することができるので、チューニング電圧が0V～18Vの大部分の広帯域VCOを制御することができます。