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AD800/AD802: Clock Recovery and Data Retiming Phase-Locked Loop Data Sheet (Rev. B)10/30/1992PDF253 kB
概览
优势和特点
- 标准产品
44.736 Mbps—DS-3
51.84 Mbps—STS-1
155.52 Mbps—STS-3 或STM-1 - 接受NRZ数据，无需前同步码
- 恢复时钟和重定时数据输出
- 锁相环型时钟恢复，无需晶振
- 随机抖动：20°峰峰值
- 码抖动：几乎消除
- 兼容10KH ECL
- 单电源供电：–5.2 V或+5 V
- 宽工作温度范围：–40°C至+85°C
产品详情
AD800和AD802采用二阶锁相环结构，对不归零(NRZ)数据执行时钟恢复和数据重定时。这种结构可支持20 Mbps至160 Mbps范围内的数据速率。此处所述的产品规定以标准电信比特率工作。AD800-45和AD800-52分别支持45 Mbps DS-3和52 Mbps STS-1。AD802-155支持155 Mbps STS-3或STM-1。
与其它基于PLL的时钟恢复电路不同，这些器件不需要前同步码或外部VCXO来锁定输入数据。电路利用两个控制环路采集频率和相位锁定。首先由频率采集控制环路采集输入数据的时钟频率，然后由锁相环采集输入数据的相位，并确保输出信号相位跟踪输出数据相位的变化。电路的环路阻尼取决于用户所选电容的值；它决定抖动峰值和性能，并影响采集时间。这些器件的抖动峰值为0.08 dB；当阻尼系数为5时，可以在4 X 105 位周期内锁定随机或加扰数据。
在采集过程中，鉴频器提供一个频率采集(FRAC)信号，指示器件尚未锁定输入数据。此信号是一系列脉冲，出现在输入数据与同步时钟信号之间的周跳点。一旦电路采集到频率锁定，FRAC输出就不会出现脉冲。
器件中内置经过精密调整的VCO，不需要用于设置中心频率的外部器件，从而也不需要对这些器件进行调整。无输入数据时，VCO提供器件中心频率±20%范围内的时钟输出。
取得专利的鉴相器具有出色的性能，因而AD800和AD802几乎没有码抖动。总环路抖动为20°峰峰值。抖动带宽由掩模可编程小数环路带宽决定。AD800用于90 Mbps以下的数据速率，标称环路带宽为中心频率的0.1%。AD802用于90 Mbps以上的数据速率，环路带宽为中心频率的0.08%。
所有器件均采用+5 V或-5.2 V单电源供电。
产品分类
产品生命周期
新设计不推荐使用本产品
表示相关产品已过时，ADI公司不再推荐新设计使用。
参考资料
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AN-851: 一种WiMax双下变频IF采样接收机设计方案[中文版] (Rev. 0)7/26/2006PDF421 kB
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FAQs3/10/2020
设计资源
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| Part Number | Material Declaration | Reliability Data | Pin/Package Drawing | CAD Symbols, Footprints & 3D Models |
|---|---|---|---|---|
| AD800-52BR | 材料声明 | 质量和可靠性 | 20-Lead SOIC (Wide) | |
| AD800-52BRRL | 材料声明 | 质量和可靠性 | 20-Lead SOIC (Wide) | |
| AD800-52BRZ | 材料声明 | 质量和可靠性 | 20-Lead SOIC (Wide) | |
| AD800-52BRZRL | 材料声明 | 质量和可靠性 | 20-Lead SOIC (Wide) | |
| Wafer Fabrication Data |
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