最大SNRとクロック・ジッタの関係

高速ADC用のクロック回路を設計する場合、最も重要なパラメータの1つがジッタです。クロック・ジッタの量によって、所定の入力周波数に対して実現可能な最大SNRが決まります。最新の高速ADCのジッタは約80fsで、ADCのエンコード・クロックは、おおむねこのあたりに収まっている必要があります。ADCの最大性能を実現するには、1ps未満でなければならないことは確かです。

SNRとジッタの関係は、次式で表すことができます。

Maximum SNR vs Clock Jitter

ここでfinは入力信号周波数、tjはクロック・ジッタです。この式から、入力信号周波数が高くジッタ量が一定の場合、最大SNRが低下することがわかります。これは、スルーイング信号が高速になるにつれ、所定のジッタ量に対する電圧誤差が大きくなるためです。

Maximum SNR vs Clock Jitter
図1.ADCのノイズとクロック・ジッタの関係

入力信号周波数が比較的低い場合(例えば1MHz)、クロック・ジッタはそれほど問題になりません。しかし、入力信号周波数が数百MHzになると、クロック・ジッタが主な原因で誤差が生じ、SNRを制限する要因となります。

以下の図は、入力周波数とクロック・ジッタがSNRの低下にどのように影響するかを示したものです。

 

Maximum SNR vs Clock Jitter
図2.LTC2208のSNR、周波数、RMSジッタの関係

X軸上の使用する入力周波数とY軸上の必要なSNRから、所望のSNRを実現するためにクロック・ジッタを具体的にどの程度に抑えるべきかがわかります。クロック・ジッタをADCジッタと組み合わせるには、2つの項を冪の形で合算する必要があります。

例えば、入力信号が100MHzで必要なSNRが78dBの場合、クロック源のジッタは200fs未満でなければなりません。標準的なFPGAを用いると最大50psのジッタが加わるため、ADCクロックとしては使用できません。通常、ADCのクロック源として最適なのは、VCXOや低ジッタPLLです。

なお、上記の式は標準的なサンプリング理論から導かれたもので、どのメーカーのADCにも適用できます。

高速ADCを使用したシステムを設計する場合、クロック・ジッタを考慮することが重要です。クロック・ジッタによって、システムで実現できるSNRが大幅に制限され、システム設計において致命的な問題となることも考えられます。クロック・ジッタをできる限り小さい値に維持することは、フロント・エンド回路の設計に劣らず非常に重要です。後回しにせず、設計の最初の段階からしっかりと検討してください。

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Clarence Mayott

ミックスド・シグナル・アプリケーション部門のリーダーで、リニアテクノロジー社で10年以上の経験を積んでいます。

LTC2246Hのデモ・ボードであるDC1151を始め、リニアテクノロジーのほぼ全ての高速ADCデモ・ボードの設計に携わってきました。これらのボードは、評価用ボードとして様々なアプリケーションで用いられています。Clarenceの設計したデモ・ボードは、アンプとADCを合わせたフル・シグナル・チェーンを有しているため、最終カスタマはシステム評価を容易に行うことができます。また、クロックや信号源のボードなどの付随ボードの設計経験も、高速ADCデモ・ボードの評価を容易にするのに役立っています。Clarenceは、様々なパイプラインやSAR ADCに使用するソフトウェアであるPScopeに関し、現在継続中の開発を統率しています。

デモ・ボードの設計およびレイアウトに関する豊富な専門知識は、顧客に対し高速ADCを顧客自身の設計に取り入れる方法を教える際にも活かされています。医療、車載、通信など多くの分野における経験から、回路図の誤り、微細なレイアウト・エラーなど、設計上の欠陥を見つけ出すことができます。

LTC2000の発売と共に、Clarenceは知識の幅をさらに広げ、今では高速ADCだけでなく、高速DACや波形生成にも精通しています。アプリケーション部門のリーダーとして、高速DACの複雑な波形を生成する新しいソフトウェアツールLTDACGenの継続的な開発を監督しています。

また、リニアテクノロジー社内および将来の顧客に対し技術トレーニングを行い、アンテナからFPGAへの適切なシグナル・チェーンの実装方法を解説しています。

サンタクララ大学で電気工学の修士号、カリフォルニア州立工科大学サンルイスオビスポ校で電気工学の学士号を取得しています。