分数分周方式の利点を生かしつつ、複雑さや性能面での欠点を解消する、6GHz超のVCOを内蔵した分数分周方式PLL

LTC3350スーパーキャパシタ・チャージャ/ バックアップ・コントローラは、主電源が故障した場合に電力を中断せずに供給します

分数分周方式シンセサイザには、周波数の高さや全体的な位相ノイズ性能など、整数分周方式シンセサイザより有利な点がいくつもあり、それが魅力となっています。こうした利点を踏まえても、PLLシステムの設計者が分数分周方式の採用に踏み切ることはめったにありません。複雑な設計、不十分なスプリアス性能、さらにΔΣ変調器のノイズは、分数分周方式シンセサイザを使用した場合の欠点としてよく知られています。しかし、LTC6948を使えば、システム設計者は分数分周方式PLLの利点が得られ、欠点は回避できます。一般的な分数分周方式シンセサイザとは異なり、このデバイスは、使いやすく、整数分周方式シンセサイザと同等のスプリアス性能とノイズ性能を発揮します。

LTC6948 は6GHz を超えるハイエンドのVCOを4mm×5mmのパッケージに内蔵しており、PLLシステムを小型化します。さらに、LTC6948を使用したPLLシステム設計は、無償の高性能分数分周方式PLL設計/シミュレーション・ツールであるFracNWizardを使えば簡単です。

分数分周方式PLLの需要

整数分周方式PLLのLTC6946 (LT Journalof Analog Innovation、2012年1月)は、リファレンス周波数(fREF)に関連したPLL出力周波数(fLO(INT_N))を次式に従って生成します。

数式1

ここで、Rはリファレンス入力の分周比の値、NはVCO帰還分周比の値であり、Oは出力の分周比の値です。

LTC6946の簡略ブロック図とともに、ループを安定化するのに必要なループ・フィルタおよびデバイスのリファレンスを駆動するOCXOを図1に示します。

図1.外部参照クロックおよびループ・フィルタを接続したLTC6946の簡略ブロック図

図1.外部参照クロックおよびループ・フィルタを接続したLTC6946の簡略ブロック図

LTC6946は総合的に優れた性能を発揮しますが、アプリケーションによっては、fLOを小幅な周波数ステップ(fSTEP(INT_N))で動かすか、分解能の高い特定の周波数を追跡するよう微調整することが必要です。整数分周方式PLLをそのようなアプリケーションに適合させようとすると、位相/ 周波数検出器のレート(fPFD(INT_N))を非常に小さくすることが必要になります。ただし、

数式2

多くの場合、こうした状況ではfPFD が低すぎて実際には実現できませんが、これがたとえ可能だったとしても、帯域内位相ノイズフロア(LM(OUT))が極端に高くなります。

数式3

ここで、LM(NORM) はPLL の正規化された帯域内位相ノイズフロアです。

2つのfPFD 項を結合すると、次のようになります。

数式4

LM(NORM)はPLLに対して固定されるので、この式の意味は、目的とするfLOが同じ場合、帯域内位相ノイズは- 10 • log10(fPFD)だけ悪化するということです。言い換えれば、fPFDの周波数を低くすると、帯域内位相ノイズフロアは悪化します。図2は、fPFDを10kHzから100MHzまで変化させたとき、6.236GHzのfLO の最後の式をプロットしています。LM(NORM) = –225dBc/Hz(分数モードでのLTC6948に対する標準的な正規化定数)を仮定しています。

図2.固定のfLOでのPLLの帯域内位相ノイズフロアとfPFD

図2.固定のfLOでのPLLの帯域内位相ノイズフロアとfPFD

図2が示しているのは、fPFDをできるだけ高くする必要があることですが、それはfSTEP(INT_N)(整数分周方式PLLでの周波数ステップ・サイズ)によって強く制限されています。

分数分周方式PLL は、fSTEPとfPFD の間のこの強い関係を断ち切ります。分数分周方式PLLは、整数分周方式PLLよりもはるかに小幅のfSTEP が可能でありながら、より高速のfPFDで動作します。

通信チャネルに対するfLO のノイズ寄与分に対するfPFD の影響をさらに調査するため、FracNWizard でLTC6948 の実用的な設定を使用して、fLO = 6.236GHz の両側の100Hzから100MHzまでのオフセット範囲で位相ノイズを積分します。この結果をまとめたものを図3に示します。

図3.fLO = 6.236GHzでの両側波帯、100Hz~100MHzの積分ノイズ

図3.fLO = 6.236GHzでの両側波帯、100Hz~100MHzの積分ノイズ

図3に示す積分ノイズは、通信チャネルの信号対ノイズ比(SNR)に直接関係があります。

現代の通信チャネルは、データのスループットを最大限に高めるために複雑な変調方式を使用しており、そこでは40dB以上のSNRが一般的です。図3は、fPFD が高いほどこうした要件を満たすのに役立つことを示しています。

LTC6948の内部動作

LTC6948は高性能の位相/ 周波数検出器とVCOをLTC6946から流用し、18ビットのΔΣ変調器を加えて混載し、世界最高レベルの分数分周方式PLLを作り出しています。図4は、LTC6948のブロック図のほかに、ループ・フィルタと、リファレンスとして機能するOCXOを示します。

図4.外部参照クロックおよびループ・フィルタを接続したLTC6948の簡略ブロック図

図4.外部参照クロックおよびループ・フィルタを接続したLTC6948の簡略ブロック図

LTC6948では、fLO(FRAC_N)とfREF が次のように関連しています。

数式5

Fは分数値で、次式で与えられます。

数式6

ここで、NUMは、LTC6948内部のΔΣ変調器に設定されている分子の値です。この値は1と218 – 1(つまり262143)の間の任意の整数なので、0<F<1であることを意味します。

前述したように、fSTEP(FRAC_N)はfSTEP(INT_N)と比較すると小さく、通常はfPFD(FRAC_N) がfPFD(INT_N)より大きいのと対照的です。これにより、設計者は与えられたfREFに対してできるだけ高いfPFD(FRAC_N)を選択できるので、図2に示すように値の低下した帯域内位相ノイズフロアを利用し、その後、fLO(FRAC_N)で目的の周波数分解能を実現するのに十分なほどfSTEP(FRAC_N) が小さいことを確認できます。次の式は、ステップ・サイズを位相/ 周波数検出器のレートに関連付けています。

数式7

fPFD が同じ場合、fSTEP(FRAC_N) は、fSTEP(INT_N) の218 分の1の大きさです。たとえば、6.236GHz のfLO は、fPFD が50MHzのLTC6948によって生成できるので、結果として190.7Hz(= fSTEP(FRAC_N))の周波数分解能を持つ抜群の帯域内位相ノイズフロアが得られます。このことは、±(190.7/2= 95.4Hz)の最大誤差を持つVCO範囲内のどの周波数にも設定できることを意味します。95.4Hzという最大誤差は、6.236GHzの0.015ppm(100万分の1)すなわち15ppb(10億分の1)なので、リファレンス・クロックの精度の影響は事実上なくなります。出力分周比の大きい方の値Oを使用すると、絶対ステップ・サイズはさらに小さくなります。

ΔΣ 変調器は(LTC6948で可能な218 ステップのような)高い分解能を実現しつつ、量子化ノイズを自動制御で整形するので、ΔΣ変調器を使用して細分化機能をPLLで実行するのが推奨の方法です。言い換えると、帯域内量子化ノイズは減少しますが、代償として帯域外ノイズが増加します。帯域外ノイズは図4に示す受動素子を使用して簡単に除去できます。後述の「設計例:ドップラー・レーダー」に示すように、これらの部品の値を決定することは、FracNWizardソフトウェアを使用することで簡単にできます。

LTC6948は、内部のΔΣ 変調器を停止して、整数分周方式PLLとして動作させることができます。

分数化の欠点は回避可能

PLLにΔΣ 変調器を追加すると、不十分なスプリアス性能(最も顕著)、ΔΣ変調器ノイズ、設計の複雑さなど、重大な欠点が生じる可能性があります。以下に説明するように、これはLTC6948には当てはまりません。

スプリアス性能の概要

分数分周方式PLLには、出力に3種類のスプリアス積が生じます。

  1. リファレンス・スプリアス
  2. 整数値境界スプリアス
  3. 分数化スプリアス

面倒なスプリアスは予測不能のスプリアスです。スプリアスの発生箇所と大きさが分かっている場合、システム設計者はそれを回避するか、またはそれがシステムの完全性を損なわないことを保証できます。スプリアスの発生箇所と大きさがランダムの場合、設計者には取るべき手段はほとんどありません。

LTC6948の低リファレンス・スプリアス

リファレンス(またはPFD)スプリアスは予測可能であり、整数分周方式PLLにも同様に存在します。このスプリアスが存在する周波数は、ちょうどfPFDとその高調波で、高調波はfLOを中心としてfLO から離れています。LTC6948は優れたリファレンス・スプリアス性能を備えています。およそ2.3GHzの出力でのLTC6948の標準的な性能を図5に示します。

図5.fLO = 2.378GHzでのLTC6948のfPFDスプリアス

図5.fLO = 2.378GHzでのLTC6948のfPFDスプリアス

図5 は、LTC6948を分数分周モードに設定して、2.378GHzのfLOを生成している場合、出力スペクトルにはリファレンス・スプリアスが含まれており、そのfLOからのオフセットは61.44MHz(fPFD)およびfPFDの高調波であることを示しています。LTC6948のリファレンス・スプリアスの大きさは、他のデバイスと比較するとやや低めです。最も顕著なスプリアスであっても、fLOからの121.88MHzのオフセットは問題になりません。このスプリアスは、エネルギーの面では低すぎ、fLOからは遠すぎて、実際のほとんどのアプリケーションでは何の不都合もありません。

値が低く予測可能な整数値境界スプリアス

整数値境界スプリアスは、分数分周方式PLLに固有の物理現象です。VCO出力はfPFD の高調波を相互変調して、うなり周波数を生成します。これらのうなり周波数は、PLLのループ帯域幅(BW)の通過帯域内またはその通過帯域に近い場合に限り、fLOの前後にスプリアスとして現われます。言い換えると、F が0または1にきわめて近い場合、これらのスプリアスはループ・フィルタでは減衰されず、PLL出力の範囲内に現われます。これをLTC6948を使用して測定した結果を図6に示します。

図6.1
図6.2
図6.3
図6.fLO = 2.365GHz(F = 0.00043)~fLO = 2.378GHz(F = 0.4)でのLTC6948の整数値境界スプリアス

図6.fLO = 2.365GHz(F = 0.00043)~fLO = 2.378GHz(F = 0.4)でのLTC6948の整数値境界スプリアス

Fが0または1から遠ざかるにつれて、整数値境界スプリアスはループ・フィルタによって減衰されます。Fが1/2、1/3、1/4などに近づくにつれて同様の仕組みが働きますが、範囲は指数関数的に狭くなるので、fPFD • F < BWまたはfPFD • (1-F) < BW のときに主な整数値境界スプリアスが生じます。

ほとんどの状況では、fREFを慎重に選択し、場合によっては複数のfPFDあるいはfREFを使用することにより、システム設計者はこれらのスプリアスを回避することができます。これらのスプリアスの位置は事前に分かっているからです。

さらに良いことには、アプリケーションの良好な部分では、LTC6948の整数値境界スプリアス・レベル(図6に示す例では最大–60dBc)が非常に低く、システムでのチャネル積分ノイズより低くなる可能性が高いと考えられます。両側波帯積分ノイズが通信チャネル内で–40~–50dBcであれば、通常は高性能とみなされるので、最大–60dBcのスプリアスはチャネルのノイズより少なくとも10dB低く、システム全体の性能に支障をきたすことはないことを意味します。

LTC6948では整数値境界スプリアス・レベルが低くなっており、さらにループ帯域幅の内側ではスプリアスが除去されないことから、整数値境界スプリアスがチャネルのエネルギーの中心となることが多い他の分数分周方式PLLよりも競争面で優位に立つことができます。

分数化スプリアスなし

LTC6948には予測不能な分数化スプリアスがありません。このスプリアスは、市販されている他の分数分周方式デバイスのほとんどがかかえている問題です。予測不能なスプリアスに対処するときの問題は、LTC6948の場合にはありません。

ΔΣノイズ

LTC6948は、高度なノイズ波形整形技術を使用して、変調器からの帯域内ノイズ寄与分を最小限に抑えます。このデバイスは、正規化された帯域内位相ノイズフロア(LM(NORM))が–225dBc/Hzであり、その整数分周モードでの性能である–226dBc/Hzと比較して十分な値であることを誇っています。これらの数値は、LTC6948は素晴らしいPLLデバイスであることを示しています。

簡単な設計

「設計例:ドップラー・レーダー」で後述するレーダー・アプリケーションは、FracNWizardソフトウェアを使用してLTC6948を設計に組み込む方法がいかに簡単であるかを示しています。LTC6948は複雑な設計方法は使用せず、代わりに簡単明瞭な設計プロセスを使用します。LTC6948のすべての仕様は容易に達成可能です。

VCOの較正時間

LTC6948は、複数の内部VCOサブ帯域を使用して、その出力周波数範囲全体を対象範囲にします。LTC6948を起動するか、その周波数を変更したら、そのことはその都度デバイスに伝達する必要があります。これにより、デバイスは内部検索アルゴリズムを実行して正しいVCOサブ帯域を適用できます。

VCO較正時間は最小限に抑えて、PLLロック時間を制限してください。たとえば、周波数ホッピング・アプリケーションは、全ロック時間が短くなるとメリットがあります。LTC6948は、図7に示すように10μsよりわずかに長い時間でVCOの較正を完了できます。この時間は、ほとんどの代替デバイスより丸1桁分高速です。

図7.LTC6948 VCOの標準の較正時間

図7.LTC6948 VCOの標準の較正時間

隠れていることが多いがきわめて重要な1/fノイズ

リファレンス・クロックは、システム内で最も高価な部品になる可能性があります。PLL ICを適切かつ慎重に選択することにより、理論的にはリファレンス・クロックが支配的な近接位相ノイズの悪化を防止します。多くの場合は見落とされていますが、PLL ICの1/fノイズ(またはフリッカ・ノイズ)は、近接位相ノイズを悪化させる可能性があり、帯域内位相ノイズに悪影響を及ぼす可能性がある重要な性能指標です。たとえば、1/fノイズ・コーナーが上昇した場合、1/fノイズによって帯域内位相ノイズがどのように悪化するかを図8に示します。図8では、正規化された帯域内位相ノイズフロアが–225dBc/Hzであると想定しています。

図8.近接および帯域内位相ノイズ性能に対する異なる正規化帯域内1/f 位相ノイズ規格の影響

図8.近接および帯域内位相ノイズ性能に対する異なる正規化帯域内1/f 位相ノイズ規格の影響

図8は、ほとんどのベンダが隠すことにしているPLLの現実を明らかにしています。この図は、帯域内位相ノイズフロアに対する1/fノイズの強い影響を示しています。あるPLL ICの正規化帯域内位相ノイズフロア(別名:最小感度)が良くても、そのデバイスの1/fノイズの性能が不十分である場合には、帯域内位相ノイズの良さは隠れてしまいます。

LTC6948は、(1HzのfLOからの1Hzのオフセットを基準にして正規化された)–274dBc/Hz の素晴らしい正規化1/fノイズ規格が特長ですが、これは100Hz のオフセットで100MHzのリファレンス・クロックの場合、–134dBc/Hzの位相ノイズ・レベルと同等であり、市場で入手できる最高級の100MHz水晶発振器と同等の性能です。

次の式は、正規化された1/fノイズの数値(L1/f)を、オフセット位相ノイズの値LOUT(1/f)(fOFFSET)に変換する方法を示しています。ここで、fOFFSETは、ある一定のfLOからのオフセットです。

数式8

設計例:ドップラー・レーダー

ドップラー・レーダー・アプリケーションは、1/fノイズ性能がなぜ肝要であるかを示す好例です。ドップラー・レーダーは、入射波が移動物体によって反射したときに入射周波数に加わったわずかな周波数偏移を検出することに依存しています。入射周波数fLOに対する反射電磁波の周波数偏移(ドップラー偏移)fDは、次式に示すように、移動物体の速度vおよび光速cと関係があります。

数式9

ドップラー・レーダーの最新の用途には、ゆっくりと移動する物体を監視するアプリケーションも含まれます。10mphで移動している中程度の速度の物体から発生するfDは、fLO =6.236GHzの場合、わずか186Hzです(c =671 • 106mphと仮定)。図8 に示すように、LTC6948の1/fノイズ性能により、186Hzのオフセットで必要なダイナミックレンジを確保できるので、10mphの移動物体を検出する確率が高くなります。反射信号は大幅に減衰するので、信号を正しく解読するには、レーダー受信機のダイナミックレンジが十分であることが重要になります。

かなり高速の物体を検出する場合でも、LTC6948 の低1/fノイズ性能とその優れた帯域内位相ノイズフロアによるメリットがあります。たとえば、fLO = 6.236GHz の場合、200mphで移動する物体のfDは3.72kHzです。

図8は、LTC6948を搭載したレーダー・システムが3.72kHzのオフセットで最高のダイナミックレンジに対応していることを示しています。

これで、LTC6948の性能がドップラー・レーダー・アプリケーションの要件を満たすことが分かったので、設計プロセスのポイントを見てみましょう。

PLLの選択

ドップラー・レーダー・アプリケーション用のPLLを設計するには、fLOが6.236GHzである場合、その周波数で動作するLTC6948のバージョンを選択します。入手可能な4種類のLTC6948オプションを表1に示します。

表1.LTC6948の出力周波数オプション
VCO出力分周器 周波数範囲(GHz)
LTC6948-1 LTC6948-2 LTC6948-3 LTC6948-4
O_DIV = 1 2.240 to 3.740 3.080 to 4.910 3.840 to 5.790 4.200 to 6.390
O_DIV = 2 1.120 to 1.870 1.540 to 2.455 1.920 to 2.895 2.100 to 3.195
O_DIV = 3 0.747 to 1.247 1.027 to 1.637 1.280 to 1.930 1.400 to 2.130
O_DIV = 4 0.560 to 0.935 0.770 to 1.228 0.960 to 1.448 1.050 to 1.598
O_DIV = 5 0.448 to 0.748 0.616 to 0.982 0.768 to 1.158 0.840 to 1.278
O_DIV = 6 0.373 to 0.623 0.513 to 0.818 0.640 to 0.965 0.700 to 1.065

LTC6948-4は、目的のfLOとして6.236GHzを供給するVCOを内蔵しています。

PLLの設計

www.analog.com/jp/design-center/design-tools-and-calculators でFracNWizardをダウンロードしてインストールします。ここで示す設計回路では、100MHzのリファレンス・クロックを仮定しています。リニアテクノロジーのデモ回路DC1216A-Dはこの機能を実現しています。FracNWizard(図9 参照)を使用し、LTC6948-4を選び、設計目標を入力して、設計を完了するのに必要な部品を決定します。

図9.FracNWizardツールは、LTC6948を使用するfLO = 6.236GHzの場合の設計パラメータを決定します。

図9.FracNWizardツールは、LTC6948を使用するfLO = 6.236GHzの場合の設計パラメータを決定します。

PLLのシミュレーションおよび構築

デモ回路DC1959A-Dは妥当な出発点となります。FracNWizard(サイドバー)によって求めたとおりにフィルタ部品の値を採用し、必要に応じてDC1959A-Dの部品を実用的な値の部品に置き換えます。実用的なフィルタ部品の値を持つ6.236GHz回路の回路図を図10に示します。

図10.計算済みのループ・フィルタ部品を接続したLTC6948-4回路

図10.計算済みのループ・フィルタ部品を接続したLTC6948-4回路

FracNWizard のフィルタ部品の値を実用的な受動部品の値に更新します。図11に示すように、目的の6.236GHzでのLTC6948-4の位相ノイズ性能がFracNWizard によって予測されます。この図は、リファレンスの位相ノイズが全出力ノイズにどのように影響するかを示し、リファレンス・クロックを選択するのに役立ちます。また、FracNWizardは、整形されたΔΣ変調器ノイズが、受動フィルタの使用によってどのように除去できるかも示します。

図11.fLO = 6.236GHzでのFracNWizardシミュレーション結果

図11.fLO = 6.236GHzでのFracNWizardシミュレーション結果

PLLの評価

DC1959の電源を投入し、デモ回路DC590(リニアテクノロジーから入手可能なUSBシリアル・コントローラ)を介してPCに接続します。100MHzのリファレンス・クロック信号源をDC1959に入力して、www.analog.comにあるDC1959デモ回路マニュアルに記載されている操作手順に従ってください。

DC1959の出力を信号源アナライザ(この場合はAgilent 社製E5052A)に接続することにより、今回の例のfLOの位相ノイズを確認します。図12に結果を示しますが、図11に示すFracNWizard の計算結果と厳密に整合しています。

図12.LTC6948-4の出力でのfLO = 6.236GHzの測定結果

これで終わりです。分数分周方式PLLシステムの設計は完了しました。

まとめ

分数分周方式PLLであるLTC6948は、周波数の高さや帯域内位相ノイズ全体の低減など、分数化のメリットがあり、通常の分数分周方式PLLに付き物の欠点はありません。設計は無償のFracNWizardソフトウェアによって簡素化されており、公開されている仕様は、素晴らしい内容ではあるものの無理をしたものではなく、容易に達成可能です。

Michel Azarian - Blue - Background

Michel Azarian

Michel Azarian is a Senior Applications Engineer at Linear Technology responsible for supporting synthesizer and timing products. Michel holds a bachelor’s degree in Electrical Engineering from the American University of Beirut and a master’s degree in Electrical Engineering from the University of Texas at Austin. Michel enjoys travel, photography and the outdoors.