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Figure 1

   

要約

本稿では、Xバンドに対応するデジタル・ビームフォーミング用プラットフォーム「Quad-Apollo MxFE^™」の設計と実装について説明します。このプラットフォームは、素子単位の先進的なダイレクトRFサンプリングを実現するためのリファレンス設計です。アナログ・デバイセズのApollo MxFE（Mixed-signal Front End）技術が提供する全機能／性能を実証するために開発されました。Xバンドに対応する4つのトランシーバーが統合されており、16の送信チャンネルと16の受信チャンネル（16T16R）を用いる真のデジタル・ビームフォーミングを実現できます。また、同期クロッキングの機能やデタミニスティックなトリガ機能、位相コヒーレントなタイミング機能なども提供します。その包括的なシグナル・チェーンには、低ノイズのRFフロント・エンド、高精度のクロック生成機能、マルチチップの同期機能、電力分配機能が含まれています。マルチビームに対応して広帯域にわたり動作するスケーラブルで位相コヒーレントなアレイが実現されています。

はじめに

Quad-Apollo MxFEは、Xバンドに対応するデジタル・ビームフォーミング用のプラットフォームです（図1）。これを使用すれば、素子単位の先進的なダイレクトRFサンプリングを実現できます。つまり、次世代のデジタル・ビームフォーミング・システムの完全なリファレンス・アーキテクチャとして機能します。このプラットフォームは、アナログ・デバイセズのMxFE^®技術の能力を把握できるように設計されています。重要なサブシステムをすべて備えており、高い性能を提供する統合環境が実現されています。各サブシステムは、RF対応のシグナル・コンディショニング機能、高精度のクロッキング機能、マルチチップの同期機能、DCパワー・マネージメント機能などを提供します。それらにより、複数のチャンネルにわたるコヒーレントでスケーラブルな信号処理をサポートしています。

Quad-Apollo MxFEの各サブアレイは、16の受信（Rx）チャンネルと16の送信（Tx）チャンネルで構成されています。また、それらは、素子の間隔が12GHzの半波長に相当する均一なリニア・アレイとして配置されています。この形状により、Xバンドに対応する動作に最適な空間サンプリングが可能になります。それだけでなく、全素子にわたる完全なデジタル・ビームフォーミングをサポートできます。このプラットフォームには、データ・コンバータ（A/DコンバータとD/Aコンバータ）を中核とするApollo MxFE製品「AD9084」が実装されています。このプラットフォームは、1つのコヒーレントなアーキテクチャ内でAD9084をシームレスに同期／クロッキングする方法を実証するためのものだと言えます。また、チャンネル数の多いRFアプリケーション向けにシステム・レベルの統合を図った実用的な事例でもあります。

Quad-Apollo MxFEは、リファレンス設計¹としての役割を果たします。それだけでなく、高度なレーダー・システムや通信システム向けの汎用性の高い開発／評価ツールとしても機能します。そのアーキテクチャは、複数のビームの同時放射、適応型のヌル化、再構成が可能なビーム・パターンをサポートします。また、最新のフェーズド・アレイ・レーダー、電子戦（EW：Electronic Warfare）システム、マルチミッションのセンシング・システムといったアプリケーションに必要な柔軟性を提供します。Quad-Apollo MxFEは、RF入力からデジタル・ビームフォーミング出力までの完全なシグナル・チェーンを備えています。そのシグナル・チェーンには、デタミニスティックなタイミング用フレームワーク、広帯域に対応するフロント・エンド、スケーラブルな同期方式が適用されています。このプラットフォームは、素子単位の高速デジタル・アレイ技術のイノベーションを加速します。

図2は、Quad-Apollo MxFEのブロック図です。ご覧のように、1つのサブアレイに対応する送受信用RFフロント・エンドのシグナル・チェーン、ハードウェア化されたデジタル信号処理機能を備えるデータ・コンバータ、マルチチップ対応のクロッキング・ソリューション、12VDCの電源ソリューションなどが含まれています。市販のFPGAキャリア・カードと共にオープンソースの低レベルのソフトウェア・ドライバとMATLAB^®のツールボックスを使用することで、このプラットフォームをソフトウェアで制御することが可能になります^2、3。

RFフロント・エンド

Quad-Apollo MxFEのRFフロント・エンドは、シンプルさとモジュール性を念頭に置いて設計されています。その目的は、広範なアプリケーションに対する柔軟性、優れた性能、カスタマイズの容易さを提供することです。ここで図3、図4をご覧ください。このアーキテクチャでは、帯域幅が広く簡素な信号パスを採用しています。シグナル・チェーン全体で高い直線性と信号の完全性を維持しながら、広い周波数範囲に対応します。 

設計の中核を成す部分として、高速A/Dコンバータ（ADC）／D/Aコンバータ（DAC）とアナログ・シグナル・チェーンをつなぐインターフェースとして広帯域に対応する2:1のバランを採用しています。各送受信チャンネルには、デジタル方式で調整可能なXバンド対応フィルタ「ADMV8913」を共有する形で組み込んでいます。それにより、必要な周波数信号だけを通過させ、帯域外の成分は除去します。このフィルタ段には、コンデンサの回転機構によってアクティブにできるボード・レベルのバイパス用経路を設けています。これにより、Sバンド、Cバンド、Kuバンドの各帯域に対応してダイレクト・サンプリングを実行することが可能になります。フィルタをバイパスすると、ADMV8913が元々備えているアンチエイリアシングの効果を失うことになります。それでも、周波数帯域の拡張という面で柔軟性が得られることから、デジタル処理によるフィルタリングを利用して広い帯域に対応するアプリケーションを実現できます。

受信側では、各チャンネルの入力段に小型ながら非常に直線性の高い広帯域対応の低ノイズ・アンプ（LNA：Low Noise Amplifier）を配置しています。また、入力段では広帯域に対応するデジタル・ステップ・アッテネータ（DSA：Digital Step Attenuator）も使用しています。このDSAにより、様々な信号の条件に応じてアナログ・ゲインをきめ細かく制御することができます。DSAは、データ・コンバータの汎用入出力（GPIO：General-purpose Input Output）インターフェースを介して直接制御します。システムの動作中に、迅速かつデタミニスティックな調整を行うことが可能です。このアーキテクチャは迅速な再構成に対応しています。そのため、特に適応型またはリアルタイム対応のビームフォーミング・システムに適しています。

Quad-Apollo MxFEの設計においては、レシーバーの直線性を特に重視しました。なぜなら、完全にデジタル化された素子単位のフェーズド・アレイ・システムでは、相互変調歪みの成分が素子間で空間的に相関を持つ傾向があるからです。直線性を重視したことにより、Quad-Apollo MxFEではマルチチャンネルのコヒーレント構成においてもダイナミック・レンジとスペクトルの純度を維持することができます。

アプリケーションによっては、周波数変換用の回路、ゲイン段、あるいは特殊なシグナル・コンディショニング回路を追加しなければならないことがあるでしょう。そうしたアプリケーションに対応できるように、Quad-Apollo MxFEではフロント・エンドの前段にプラグイン・パーソナリティ・カードを組み込めるようになっています。このモジュール式の拡張機能により、帯域幅／ノイズ指数／周波数範囲の最適化など、最終的な用途の要件に応じて性能の範囲をカスタマイズできます。Quad-Apollo MxFEでは、サブアレイ・レベルのシグナル・チェーンを合理化しつつ広帯域に対応できるようにしています。そのため、同プラットフォームは、スケーラブルで性能の高いRFシステムを開発するための堅牢性と柔軟性に優れた基盤になります。

クロッキング・アーキテクチャ

クロッキングは、最新のマルチコンバータ・システムにおいて非常に重要な役割を果たします。大規模な分散型アーキテクチャ全体にわたるマルチチップの同期、確定的遅延、コヒーレントな信号の結合を可能にするためのバックボーンとして機能します。高い精度でクロックを分配することにより、すべてのデータ・コンバータ、FPGA、アナログ・フロント・エンドが完全に調和した状態で動作するようになります。このことは、フェーズド・アレイ・レーダー、チャンネル数の多い計測機器、高度な通信システムといったアプリケーションに必須の要件です。

上記のようなシステムにおいて、JESD204C規格に基づく同期を実現するためには、まず専用のクロック生成ブロックとクロック分配ブロックを組み合わせます。その上で、サブクラス1に対応する双方向のシンクロナイザで補完することによって同期を実現します。このアーキテクチャにより、JESD204Cに対応する全チャンネルにわたって確定的遅延が保証されます。その結果、ナノ秒のレベルの精度でタイミングを予測／制御することが可能になります。また、この同期方式は単一のサブシステムより広い範囲に対して適用することができます。つまり、より大規模な実装の複数のサブアレイにわたって確定的遅延を維持することが可能になります。

図5に示すように、タイミング・ネットワーク全体の基盤としては安定度の高い単一のリファレンス・クロックを使用します。このリファレンス・クロックは、超低ジッタのクロック・ファンアウト・バッファを介して分配されます。このバッファは、Quad-Apollo MxFEで使用されているMxFEデバイス（AD9084）に対し、非常にクリーンで極めて位相ノイズの小さいサンプリング・クロックを供給します。各MxFEデバイスは、専用の2線式クロック・インターフェースを採用しています。そして、位相と周波数のアライメントを継続的に維持し、温度の変化や長期的な経年変化によるドリフトを補償します。

上記のリファレンス・クロックは、2次クロックの生成段も駆動します。この段は、FPGAファブリック用のクロックを生成します。また、シンクロナイザに対しても高精度のリファレンス信号を供給します。この10チャンネルのシンクロナイザは高い精度を実現し、調整用のメカニズムの心臓部として機能します。周波数の低い双方向のタイミング信号を供給することで、すべてのデータ・コンバータとFPGAが共通のタイミング・リファレンスに対して同期するようにします。また、このシンクロナイザにより、チャンネルごとの伝搬遅延を調整することも可能です。それにより、チャンネル間のアラインメントと位相の関係を微調整し、最適な性能を実現することができます。

アレイ全体のアーキテクチャに応じ、シンクロナイザはデイジーチェーンまたはファンアウトの構成で適用できます。それにより、複数のサブアレイまたはパーティショニングされたシステムにわたりスケーラブルに同期を確保することが可能になります。最大20GSPSという極めて高いサンプル・レートを使用する場合でも、このクロック用のインフラはデタミニスティックなアライメントを維持します。また、システム全体における位相コヒーレンスとタイミングの完全性が確保されます。Quad-Apollo MxFEでは、ジッタの小さいクロッキング、階層的な分配、JESD204Cのサブクラス1に対応する同期を組み合わせます。そのようにすることで、マルチコンバータのプラットフォーム全体を網羅する、位相が安定した統一型のタイミング用フレームワークが実現されます。高速のデータ・アクイジションや信号処理の性能は、このフレームワークによって支えられます。

表1. Quad-Apollo MxFEの代表的なユース・ケース

システムのリファレンス・クロック〔MHz〕	サンプル・クロック〔GSPS〕	ADCのサンプル・レート〔GSPS〕	DACのサンプル・レート〔GSPS〕	JESD204Cのレーン・レート〔GBPS〕	デシメーション・レート	レーン・レート〔MSPS〕	使用可能な瞬時帯域幅〔MHz〕
400	12.8	12.8	25.6	13.2	32	400	320
400	12.8	12.8	25.6	26.4	16	800	640
400	20	20	20	20.625	16	625	500

表1は、400MHzのリファレンス・クロックで駆動する場合のQuad-Apollo MxFEの代表的なユース・ケースについてまとめたものです。各種のシステムでは、それぞれの要件に応じて帯域幅とインターフェースの性能を最適化することになります。その際のサンプリング・レート、デジタル・デシメーション、データ・スループットの間のトレードオフについては、表1を参考にすることでご理解いただけるでしょう。

まとめ

Quad-Apollo MxFEは、Xバンドに対応するデジタル・ビームフォーミング用のプラットフォームです。これについてシステム・レベルの検証を行った結果、全チャンネルにわたるコヒーレントな動作を確認できました。また、1°未満の位相アライメントと1ピコ秒未満のタイミング精度を達成しているという結果も得られました。このプラットフォームについては、適応型のビーム・ステアリング、空間的なヌル化、マルチビームの送信における性能が実証されています。このことから、次世代のレーダー・システムや電子戦システムのアーキテクチャをエミュレートする準備が既に整っていることは明らかです。

上記の評価結果は、素子単位のスケーラブルなデジタル・ビームフォーミング・システムの実現における重要なマイルストーンになります。今後の記事では、Quad-Apollo MxFEの技術的な側面についてより詳細に解説する予定です。それを通して、性能が高いソフトウェア定義型の次世代アレイを実現するために用いられるダイレクトRFサンプリングのアーキテクチャの潜在能力を明らかにしたいと考えています。

参考資料

¹ ADXBAND16EBZ Prototyping Platform User Guide（ADXBAND16EBZ プロトタイピング・プラットフォームのユーザ・ガイド）、Analog Devices Wiki

² AMD Virtex^™ UltraScale+^™ FPGA VCU118 Evaluation Ki（t AMD Virtex UltraScale+ FPGA VCU118の評価用キット）、AMD

³ analogdevicesinc/High Speed Converter Toolbox: MATLAB Toolbox for ADI High Speed Converter Products（アナログ・デバイセズの高速コンバータ製品向けMATLABツールボックス）、GitHub

著者について

Siddhartha Das

Siddhartha Dasは、アナログ・デバイセズのシステム・アプリケーション・エンジニアです。航空宇宙／防衛＆通信ビジネス・ユニット（ノースカロライナ州ダーラム）のサブシステム／センサー・チームに所属。高度なフェーズド・アレイ・サブシステムの開発、集積化、評価に注力しています。具体的には、高性能のRFシグナル・チェーンやデジタル・ビームフォーミング用のプラットフォーム、マルチチップの同期技術を担当。次世代のレーダー・システムや通信システ...