DS26528およびDS26524の送信パルス波形制御

要約

ネットワークでは保護部品の追加や、ルーティングが必要になった時のコネクタからの引き出し、PCBのさまざまな要求によって、送信波形の操作が必要になる場合があります。DS26528とDS26524には、出力信号に状況に応じた変更を出力パルス波形制御をもって行える精密な手法が含まれています。このアプリケーションノートでは、幅広いアプリケーションの要件に応じて送信波形を成形することができる工場テスト用として、レジスタへのアクセスに必要な情報を提供します。

T1およびE1送信波形のプログラム可能セクション

DS26528とDS26524には、振幅とタイミングという2つの主要領域について送信パルスの制御を提供するレジスタが含まれています。T1およびE1の送信パルスはセクションに分割されており、各セクションを操作することで希望の波形を提供できます。図1は、T1パルスの分割の様子と、各セクションを制御するレジスタを示しています。図2は、E1パルスについて同じ情報を提供しています。

T1およびE1送信波形の振幅制御

DS26528とDS26524の送信パルスの振幅は、2種類の方法で制御できます。

DAC利得の調整

L1TXLAEレジスタのDAC[3:0]ビットを使うと、すべてのT1またはE1レベルに対する正負の調整を同時に行うことができます。
部分的な波形レベル調整

レベル調整レジスタのWLA[3:0]ビットを使うと、波形の特定セクションに対する微調整を行うことができます。電圧レベルのステップサイズは、プログラムされたDAC利得に比例して変化します。DAC利得を10%大きくすると、ステップサイズも10%増大します。

T1およびE1送信波形のタイミング制御

DS26528とDS26524の送信パルスレベルのタイミングは、レベル調整レジスタのCEA[2:0]ビットで制御します。各エッジを、TCLKの1/32の増分で正負両方向に移動することができます。

全般的な推奨事項

DAC利得の変更は、送信パルスの振幅を制御するための最も簡単な方法です。1つのレジスタを変更するだけで、波形全体を制御できるからです。最初にDAC利得を使用することによって、個々のレベル調整レジスタの変更を(仮に必要だとしても)最小限にすることができます。

DACの最大出力はV_DDの影響を受けます。V_DDのレベルが低いと、DAC利得を最大に設定できない可能性があります。V_DDを変更すると、ラインドライバの出力段で得られる最大電圧にも影響します。

負の値には、符号付き整数表現は使用しません。MSBが符号ビット、残りのLSBが符号に関係なく大きさを表します。たとえば、WLA[3:0]レジスタに-3をセットする場合は、1011b (ビット3にセットされた1が負を意味し、あとの3ビットにセットされた011が3という大きさを表す)であって、1101b (4ビットの符号付き整数表現)ではありません。

図1. T1パルス制御セクション

T1パルス制御セクション

Overshoot (1) -- Register L1TXLAA WLA[4:0]
Clock Edge (1CE) -- Register L1TXLAA CEA[2:0]

(1CE) = Clock Edge transition from Overshoot to Plateau
Plateau (2) -- Register L1TXLAB WLA[4:0]
Clock Edge (2CE) -- Register L1TXLAB CEA[2:0]

(2CE) = Clock Edge transition from Plateau to Falling Edge
Undershoot (3) -- Register L1TXLAC WLA[4:0]
Clock Edge (3CE) -- Register L1TXLAC CEA[2:0]

(3CE) = Clock Edge transition from Falling Edge to End of Undershoot (3)
Undershoot (4) -- Register L1TXLAD WLA[4:0]
Clock Edge (4CE) -- Register L1TXLAD CEA[2:0]

(4CE) = Clock Edge transition from End of Undershoot (3) to End of Undershoot (4)
Undershoot (5) -- Register L1TXLAC WLA[4:0]

図2. E1パルス制御セクション

E1パルス制御セクション

Overshoot (1) -- Register L1TXLAA WLA[4:0]
Clock Edge (1CE) -- Register L1TXLAA CEA[2:0]

(1CE) = Clock Edge transition from Overshoot to Plateau
Plateau (2) -- Register L1TXLAB WLA[4:0]
Clock Edge (2CE) -- Register L1TXLAB CEA[2:0]

(2CE) = Clock Edge transition from Plateau to Falling Edge

注：

レジスタL1TXAC、L1TXAD、およびL1TXAEは、E1モードでは使用しません。

DS26528とDS26524のLIUテストレジスタの説明

表1に、LIU 1のレジスタアドレスと説明を示します。これらのレジスタが、LIU 2から8についても繰り返されます。表2に、すべてのLIUテストレジスタのアドレスを示します。DS26524には、LIU 5から8は含まれません。

表1. LIU 1テストレジスタ

Address	Abbr	Description
1008h	L1TXLAA	LIU 1 Tx Level Adjust A (Test Register)
1009h	L1TXLAB	LIU 1 Tx Level Adjust B (Test Register)
100Ah	L1TXLAC	LIU 1 Tx Level Adjust C (Test Register)
100Bh	L1TXLAD	LIU 1 Tx Level Adjust D (Test Register)
100Ch	L1TXLAE	LIU 1 Tx Level Adjust E (Test Register)

表2. LIUテストレジスタのアドレス範囲

LIU	Address Range
1	1008 - 100Ch
2	1028 - 102Ch
3	1048 - 104Ch
4	1068 - 106Ch
DS26528 Only
5	1080 - 108Ch
6	10A8 - 10ACh
7	10C8 - 10DCh
8	10E8 - 10ECh

LIUテストレジスタの詳しい説明

以下では、LIU 1についてレジスタアドレスと説明を示します。これらのレジスタが、LIU 2から8についても繰り返されます。すべてのLIUテストレジスタのアドレスについては、表2を参照してください。

Register Name:	L1TXLAA
Register Description:	LIU Tx Level Adjust A (Overshoot Voltage)
Register Address:	1008H
Read/Write Function:	R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル1の送信波形レベル調整(WLA[4:0])。振幅をデフォルトから±360mV移動します。

Bit 7 = sign bit ('1' means negative)
Bits 6 to 3 = magnitude (unsigned)
i.e., 24mV is LSB step size

ビット2～0：クロックエッジ調整(CEA[2:0])。クロックエッジをデフォルトから±3 32xクロック移動します。

<2> = sign bit ('1' means negative)
<1:0> = number of 32x-clks to move (unsigned)

Register Name:	L1TXLAB
Register Description:	LIU Tx Level Adjust B (Plateau Voltage)
Register Address:	1009H
Read/Write Function:	R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル2の送信波形レベル調整(WLA[4:0])。振幅をデフォルトから±360mV移動します。

Bit 7 = sign bit ('1' means negative)
Bits 6 to 3 = magnitude (unsigned)
i.e., 24mV is LSB step size

ビット2～0：クロックエッジ調整(CEA[2:0])。クロックエッジをデフォルトから±3 32xクロック移動します。

<2> = sign bit ('1' means negative)
<1:0> = number of 32x-clks to move (unsigned)

Register Name:	L1TXLAC
Register Description:	LIU Tx Level Adjust C (Undershoot Voltage #1)
Register Address:	100AH
Read/Write Function:	R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル3の送信波形レベル調整(WLA[4:0])。振幅をデフォルトから±360mV移動します。

Bit 7 = sign bit ('1' means negative)
Bits 6 to 3 = magnitude (unsigned)
i.e., 24mV is LSB step size

ビット2～0：クロックエッジ調整(CEA[2:0])。クロックエッジをデフォルトから±3 32xクロック移動します。

<2> = sign bit ('1' means negative)
<1:0> = number of 32x-clks to move (unsigned)

Register Name:	L1TXLAD
Register Description:	LIU Tx Level Adjust D (Undershoot Voltage #2)
Register Address:	100BH
Read/Write Function:	R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル4の送信波形レベル調整(WLA[4:0])。振幅をデフォルトから±360mV移動します。

Bit 7 = sign bit ('1' means negative)
Bits 6 to 3 = magnitude (unsigned)
i.e., 24mV is LSB step size

ビット2～0：クロックエッジ調整(CEA[2:0])。クロックエッジをデフォルトから±3 32xクロック移動します。

<2> = sign bit ('1' means negative)
<1:0> = number of 32x-clks to move (unsigned)

Register Name:	L1TXLAE
Register Description:	LIU Tx Level Adjust E (Undershoot Voltage #3)
Register Address:	100CH
Read/Write Function:	R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～4：出力レベル5の送信波形レベル調整(WLA[3:0])。振幅をデフォルトから±180mV移動します。

Bit 7 = sign bit ('1' means negative)
Bits 6 to 4 = magnitude (unsigned)
i.e., 24mV is LSB step size

ビット3～0：DAC利得調整(DAC [3:0])。以下の設定によってDACの利得を変更します。

0000 - nominal DAC gain (default)

0001 - DAC gain +2.6%

0010 - DAC gain +5.3%

0011 - DAC gain +8%

0100 - DAC gain +11.1%

0101 - DAC gain +14.2%

0110 - DAC gain +17.7%

0111 - DAC gain +21.3%

1000 - DAC gain -2.2%

1001 - DAC gain -4.88%

1010 - DAC gain -7.11%

1011 - DAC gain -8.88%

1100 - DAC gain -11.11%

1101 - DAC gain -12%

1110 - DAC gain -15.1%

1111 - DAC gain -16.4%

T1とE1の送信波形データ

以下のデータは、DS26528とDS26524の両方について予想される結果を表しています。このデータは、T1およびE1送信パルスの振幅とタイミングの制御を目的としたレベル調整レジスタの使用範囲および使用方法を決定するガイドラインとして提供しています。このデータは室温において3.3V V_DDで取得したものです。

図3.