DS26334とDS26324の送信パルスの制御

要約

DS26334とDS26324のラインインタフェースユニット(LIU)には、出力パルスに軽微な変更や大きな変更を加えるための精密な手法が含まれています。このアプリケーションノートでは、工場の出荷テスト時のレジスタにアクセスするために必要な情報を提供し、幅広いアプリケーション要件に対応するために送信波形を修正することができるようにしています。

ネットワーク保護部品を追加した場合やコネクタに信号を通過させる必要がある場合、あるいは、他のPCB要件が存在する場合、送信波形の操作が必要となる場合があります。

T1とE1の送信波形をプログラム設定可能なセクション

DS26334とDS26324には、振幅およびタイミングという2つの主要な領域で送信パルスを制御することのできるレジスタが含まれています。T1とE1の送信パルスはセクションに分割されており、各セクションを操作することで所望の波形を実現することができます。図1は、T1パルスを分割する方法と、各セクションを制御するレジスタを示しています。図2は、E1パルスについて同様の情報を示しています。

T1とE1の送信波形の振幅制御

DS26334とDS26324の送信パルスの振幅は、次の2つの方法で制御されます。

DAC利得の調整 LITXLAEレジスタビットDAC[3:0]によって、T1またはE1のすべてのレベルの正負の調整を同時に行うことができます。
部分的な波形レベルの調整レベル調整レジスタのWLA[3:0]ビットによって、波形の特定セクションの微調整を行うことができます。電圧レベルのステップサイズは、プログラム設定したDAC利得に比例して変化します。DAC利得が10%だけ増加した場合、ステップサイズも10%だけ増加します。

T1とE1の送信波形のタイミング制御

DS26334とDS26324の送信パルスレベルのタイミングは、レベル調整レジスタのCEA[2:0]ビットによって制御されます。各エッジは、TCLKの1/32の増分で正と負の両方の方向に移動することができます。

一般的な推奨事項

DAC利得の修正は、送信パルスの振幅を制御する最も簡単な方法です。1つのレジスタを変更するだけで波形の全体を制御することができるからです。初めにDAC利得を使用すると、各レベル調整レジスタを最小限で修正することができます(修正がある場合)。

DACの最大出力は、V_DDの影響を受けます。V_DDのレベルが低くなると、DACの最大利得設定値を得ることができなくなります。V_DDの変更は、ラインドライバの出力段によって得られる最大電圧にも影響を与えます。

負の値は、符号付き整数表記を使用しません。MSBは符号ビットで、LSBは符号に関係なく大きさを表します。たとえば、WLA[3:0]レジスタの-3は1011bであり(ビット3を1にセットすると負を表すことになります。次の3ビットの011は大きさ3を表します)、1101b(4ビット符号付き整数表記)ではありません。

図1. T1のパルス制御セクション

T1のパルス制御セクション

オーバシュート(1)
レジスタLTXLAA WLA[4:0]
クロックエッジ(1CE)
レジスタLTXLAA CEA[2:0]
(1CE) = オーバシュートからプラトーまでのクロックエッジの遷移
プラトー(2)
レジスタLTXLAB WLA[4:0]
クロックエッジ(2CE)
レジスタLTXLAB CEA[2:0]
(2CE) = プラトーから立下りエッジまでのクロックエッジの遷移
アンダシュート(3)
レジスタLITXLAC WLA[4:0]
クロックエッジ(3CE)
レジスタLITXLAC CEA[2:0]
(3CE) = 立下りエッジからアンダシュート(3)の終わりまでのクロックエッジの遷移
アンダシュート(4)
レジスタLITXLAD WLA[4:0]
クロックエッジ(4CE)
レジスタLITXLAD CEA[2:0]
(4CE) = アンダシュート(3)の終わりからアンダシュート(4)の終わりまでのクロックエッジの遷移
アンダシュート(5)
レジスタLITXLAC WLA[4:0]

図2. E1のパルス制御セクション

E1のパルス制御セクション

オーバシュート(1)
レジスタLTXLAA WLA[4:0]
クロックエッジ(1CE)
レジスタLTXLAA CEA[2:0]
(1CE) = オーバシュートからプラトーまでのクロックエッジの遷移
プラトー(2)
レジスタLTXLAB WLA[4:0]
クロックエッジ(2CE)
レジスタLTXLAB CEA[2:0]
(2CE) = プラトーから立下りエッジまでのクロックエッジ遷移

注：レジスタLITXAC、LITXAD、およびLITXAEは、E1モードでは使用されません。

LIUのテストレジスタの説明

レジスタ名：ADDP
レジスタの名称：アドレスポインタ
レジスタアドレス：1Fh、3Fh

Bit #	7	6	5	4	3	2	1	0
Name	ADDP7	ADDP6	ADDP5	ADDP4	ADDP3	ADDP2	ADDP1	ADDP0
Default	0	0	0	0	0	0	0	0

ビット7～0：アドレスポインタ(ADDP)。このポインタは、プライマリレジスタ、セカンダリレジスタ、個別レジスタ、BERTレジスタ、その他すべてのテストレジスタ間の切り替えに使用します(バンク選択については表1、LIUのテストバンクレジスタについては表2を参照してください)。

表1. アドレスポインタによるバンク選択

ADDP @ 1Fh ADDP7 to ADDP0 (Hex)	LIU 1-8 Bank Name
00	Primary bank
AA	Secondary bank
01	Individual LIU bank
02	BERT bank
03	Reserved
04	LIU1 test bank
05	LIU2 test bank
06	LIU3 test bank
07	LIU4 test bank
08	LIU5 test bank
09	LIU6 test bank
0A	LIU7 test bank
0B	LIU8 test bank
ADDP @ 3Fh ADDP7 to ADDP0 (Hex)	LIU 9-16 Bank Name
00	Primary bank
AA	Secondary bank
01	Individual LIU bank
02	BERT bank
03	Reserved
04	LIU9 test bank
05	LIU10 test bank
06	LIU11 test bank
07	LIU12 test bank
08	LIU13 test bank
09	LIU14 test bank
0A	LIU15 test bank
0B	LIU16 test bank

表2. LIU 1のテストバンク(各LIUについて繰り返し)

Addr	Abbr	Description
00	L1TXLAA	LIU 1 Tx level adjust A (test register)
01	L1TXLAB	LIU 1 Tx level adjust B (test register)
02	L1TXLAC	LIU 1 Tx level adjust C (test register)
03	L1TXLAD	LIU 1 Tx level adjust D (test register)
04	L1TXLAE	LIU 1 Tx level adjust E (test register)

LIUテストレジスタの詳細ドキュメント

これらレジスタの1つのバンクが各LIUにあります。

レジスタ名：LTXLAA
レジスタの名称：LIU Txレベル調整A(オーバシュート電圧)
レジスタアドレス：00H
読出し/書込み機能R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル1についての送信波形レベルの調整(WLA[4:0])。デフォルトの±360mVから大きさを調整します。

ビット7 = 符号ビット(｢1｣は負を表す)
ビット6～3 = 大きさ(符号なし)
すなわち24mVがLSBのステップサイズ

ビット2～0：クロックエッジの調整(CEA[2:0])。デフォルトから±3 32xクロックだけクロックエッジを調整します。

<2> = 符号ビット(｢1｣は負を表す)
<1:0> = 調整する32xクロックの数(符号なし)

レジスタ名：LTXLAB
レジスタの名称：LIU Txレベル調整B(プラトー電圧)
レジスタアドレス：01H
読出し/書込み機能R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル2についての送信波形レベルの調整(WLA[4:0])。デフォルトの±360mVから大きさを調整します。

ビット7 = 符号ビット(｢1｣は負を表す)
ビット6～3 = 大きさ(符号なし)
すなわち24mVがLSBのステップサイズ

ビット2～0：クロックエッジの調整(CEA[2:0])。デフォルトから±3 32xクロックだけクロックエッジを調整します。

<2> = 符号ビット(｢1｣は負を表す)
<1:0> = 調整する32xクロックの数(符号なし)

レジスタ名：LITXLAC
レジスタの名称：LIU Txレベル調整C(アンダシュート電圧#1)
レジスタアドレス：02H
読出し/書込み機能R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル3についての送信波形レベルの調整(WLA[4:0])。デフォルトの±360mVから大きさを調整します。

ビット7 = 符号ビット(｢1｣は負を表す)
ビット6～3 = 大きさ(符号なし)
すなわち24mVがLSBのステップサイズ

ビット2～0：クロックエッジの調整(CEA[2:0])。デフォルトから±3 32xクロックだけクロックエッジを調整します。

<2> = 符号ビット(｢1｣は負を表す)
<1:0> = 調整する32xクロックの数(符号なし)

レジスタ名：LITXLAD
レジスタの名称：LIU Txレベル調整D(アンダシュート電圧#2)
レジスタアドレス：03H
読出し/書込み機能R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～3：出力レベル4についての送信波形レベルの調整(WLA[4:0])。デフォルトの±360mVから大きさを調整します。

ビット7 = 符号ビット(｢1｣は負を表す)
ビット6～3 = 大きさ(符号なし)
すなわち24mVがLSBのステップサイズ

ビット2～0：クロックエッジの調整(CEA[2:0])。デフォルトから±3 32xクロックだけクロックエッジを調整します。

<2> = 符号ビット(｢1｣は負を表す)
<1:0> = 調整する32xクロックの数(符号なし)

レジスタ名：LITXLAE
レジスタの名称：LIU Txレベル調整E(アンダシュート電圧#3)
レジスタアドレス：04H
読出し/書込み機能R/W

Bit #	7	6	5	4	3	2	1	0
Name	WLA4	WLA3	WLA2	WLA1	WLA0	CEA2	CEA1	CEA0
Default	0	0	0	0	0	0	0	0

ビット7～4：出力レベル5についての送信波形レベルの調整(WLA[3:0])。デフォルトの±180mVから大きさを調整します。

ビット7 = 符号ビット(｢1｣は負を表す)
ビット6～4 = 大きさ(符号なし)
すなわち24mVがLSBのステップサイズ

ビット3～0：DAC利得の調整(DAC[3:0])。
以下の設定値によってDACの利得を変更することができます。

0000 - 公称DAC利得(デフォルト)
0001 - DAC利得 +2.6%
0010 - DAC利得 +5.3%
0011 - DAC利得 +8%
0100 - DAC利得 +11.1%
0101 - DAC利得 +14.2%
0110 - DAC利得 +17.7%
0111 - DAC利得 +21.3%
1000 - DAC利得 -2.2%
1001 - DAC利得 -4.88%
1010 - DAC利得 -7.11%
1011 - DAC利得 -8.88%
1100 - DAC利得 -11.11%
1101 - DAC利得 -12%
1110 - DAC利得 -15.1%
1111 - DAC利得 -16.4%

T1とE1の送信波形データ

以下のデータは、DS26324DKを使用して採取したもので、DS26334とDS26324の両方で予想される結果を示した代表的なデータです。このデータは、レベル調整レジスタを使用してT1とE1の送信パルスの振幅とタイミングを制御する場合の範囲と方法を決定するガイドラインとなります。このデータは、3.3V V_DDの状態で室温にて採取したものです。

図3. T1の通常動作