JFET入力のバッファ・アンプを4並列で使用し、ノイズを1/2に低減する

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電子回路では、ほぼ間違いなく、個々の回路を互いに隔離／分離したいというケースが発生します。そのための手段としてよく使用されるのがバッファです。ここで言うバッファとは、入力抵抗が非常に高く、出力抵抗が非常に小さいユニティ・ゲイン・アンプのことです。このようなバッファは、ゲインが1の電圧制御電圧源としてモデル化することができます。バッファの入力抵抗は理想的には無限大です。そのため、負荷としては働かず、V_IN = V_OUTとなります。また、理想的なバッファでは出力抵抗の値は基本的にゼロになります。そのため、バッファの出力電圧は負荷抵抗の影響を受けません。例えば、D/Aコンバータ（DAC）と負荷の間にユニティ・ゲイン・バッファを配置すれば、DACにとっての負荷の問題を簡単に解決することができます。

ユニティ・ゲイン・バッファをシステムに追加する場合、精度と性能を維持できるよう留意しなければなりません。最も重要なのは、どれだけのノイズが追加されるのかを計算することです（以下参照）。

数式 1

各変数の意味は以下のとおりです。

e_n：バッファの入力電圧ノイズ密度
i_n：バッファの入力電流ノイズ密度
f：デバイスの入力帯域幅（単位はHz）

図1の回路において、各チャンネルの電流ノイズ（0.8fA/√Hz）は、電圧ノイズ（13nV/√Hz）と比べて非常に小さく抑えられています。したがって、システムに追加されるノイズを抑えたい場合には、電圧ノイズを低減することが重要です。この電圧ノイズは、複数のバッファを並列に配置することによって低減することができます。例えば、2個のバッファを並列に配置すれば、電圧ノイズは1/√2に低下します。また、4個の並列バッファを1つのバッファとして動作させれば、電圧ノイズを1/2まで低減できます。この方法を採用した場合、バイアス電流、電流ノイズ、入力容量が増加することがトレードオフになります。ただ、この例ではそれらについては無視できます。例えば50Ωの抵抗を各出力に配置すれば、各出力の間の小さな差によって余分な電流が流れるのを防ぐことができます。消費電力がそれほど問題にならないアプリケーションでは、50Ωの抵抗を省いて出力電流を増やしても構いません。

図1の回路は、電圧ノイズを1/2に低減するためのバッファ・アンプの新たな構成方法です。アナログ・デバイセズは、JFET入力でクワッドタイプのユニティ・ゲイン・バッファ「AD8244」を提供しています。この製品を利用すれば、非常に高い性能を得ることができます。同製品の最大バイアス電流は2pA、電流ノイズはほぼゼロ、入力インピーダンスは10TΩです。たとえソース・インピーダンスがMΩのレベルであったとしても、誤差が生じることはほぼありません。また、電圧ノイズが低く、電源電圧範囲が広く、精度が高いことも同製品の特徴です。このような特徴を備えることから、ソース抵抗の値が小さい場合を含め、ユニティ・ゲイン・バッファを必要とする任意の回路に対して高い性能を提供できるだけの十分な柔軟性が得られます。

図2は、AD8244のノイズ性能を示したものです。青色のプロットは、通常のシングルチャンネルのバッファとして使用した場合の性能を表しています。一方、赤色のプロットは、4つのチャンネルを並列に接続した状態でノイズを測定した結果です。4つのチャンネルを並列に接続して使用することで、ノイズを通常のバッファの1/2に抑えられることがわかります。